汇编语言

开发平台：

Windows_Unix

divid_200.vhi：源码内容

							
-- VHDL Instantiation Created from source file divid_200.vhd -- 20:29:05 05/05/2010
--
-- Notes: 
-- 1) This instantiation template has been automatically generated using types
-- std_logic and std_logic_vector for the ports of the instantiated module
-- 2) To use this template to instantiate this entity, cut-and-paste and then edit
	COMPONENT divid_200
	PORT(
		clk : IN std_logic;          
		clk_200Hz : OUT std_logic
		);
	END COMPONENT;
	Inst_divid_200: divid_200 PORT MAP(
		clk => ,
		clk_200Hz => 
	);

						