汇编语言

开发平台：

Windows_Unix

Latch.vhd：源码内容

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-- Company: 
-- Engineer: 
-- 
-- Create Date:    19:06:36 05/04/2010 
-- Design Name: 
-- Module Name:    Latch - Behavioral 
-- Project Name: 
-- Target Devices: 
-- Tool versions: 
-- Description: 
--
-- Dependencies: 
--
-- Revision: 
-- Revision 0.01 - File Created
-- Additional Comments: 
--
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Latch is
    Port ( data_in : in  STD_LOGIC_VECTOR (7 downto 0);
           data_out : out  STD_LOGIC_VECTOR (7 downto 0);
			  cs : in STD_LOGIC;
           clk : in  STD_LOGIC);
end Latch;

architecture Behavioral of Latch is

begin

b:process(clk)
 begin
	if cs='1' then
      if clk'event and clk='1' then
		   data_out <= data_in;
	   end if;
	end if;
 end process;
end Behavioral;


						