汇编语言

开发平台：

Windows_Unix

Latch.vhi：源码内容

							
-- VHDL Instantiation Created from source file Latch.vhd -- 20:39:49 05/05/2010
--
-- Notes: 
-- 1) This instantiation template has been automatically generated using types
-- std_logic and std_logic_vector for the ports of the instantiated module
-- 2) To use this template to instantiate this entity, cut-and-paste and then edit
	COMPONENT Latch
	PORT(
		data_in : IN std_logic_vector(7 downto 0);
		cs : IN std_logic;
		clk : IN std_logic;          
		data_out : OUT std_logic_vector(7 downto 0)
		);
	END COMPONENT;
	Inst_Latch: Latch PORT MAP(
		data_in => ,
		data_out => ,
		cs => ,
		clk => 
	);

						