开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 微处理器开发 > 查看源码
AT91SAM7X512.h
资源名称：basic-serialflash-project-at91sam7x-ek-keil.zip　[点击查看]
上传用户：xukun0987
上传日期：2022-07-16
资源大小：216k
文件大小：213k
源码类别：

微处理器开发

开发平台：

C/C++

AT91SAM7X512.h：源码内容
  1. //  ----------------------------------------------------------------------------
  2. //          ATMEL Microcontroller Software Support  -  ROUSSET  -
  3. //  ----------------------------------------------------------------------------
  4. //  Copyright (c) 2006, Atmel Corporation
  5. //
  6. //  All rights reserved.
  7. //
  8. //  Redistribution and use in source and binary forms, with or without
  9. //  modification, are permitted provided that the following conditions are met:
  10. //
  11. //  - Redistributions of source code must retain the above copyright notice,
  12. //  this list of conditions and the disclaimer below.
  13. //
  14. //  Atmel's name may not be used to endorse or promote products derived from
  15. //  this software without specific prior written permission.
  16. //
  17. //  DISCLAIMER:  THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR
  18. //  IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF
  19. //  MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE
  20. //  DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,
  21. //  INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  22. //  LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,
  23. //  OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF
  24. //  LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING
  25. //  NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,
  26. //  EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  27. //  ----------------------------------------------------------------------------
  28. // File Name           : AT91SAM7X512.h
  29. // Object              : AT91SAM7X512 definitions
  30. // Generated           : AT91 SW Application Group  07/07/2008 (16:15:41)
  31. //
  32. // CVS Reference       : /AT91SAM7X512.pl/1.7/Wed Aug 30 14:09:17 2006//
  33. // CVS Reference       : /SYS_SAM7X.pl/1.3/Wed Feb  2 15:48:15 2005//
  34. // CVS Reference       : /MC_SAM7SE.pl/1.10/Thu Feb 16 16:35:28 2006//
  35. // CVS Reference       : /PMC_SAM7X.pl/1.4/Tue Feb  8 14:00:19 2005//
  36. // CVS Reference       : /RSTC_SAM7X.pl/1.2/Wed Jul 13 15:25:17 2005//
  37. // CVS Reference       : /UDP_6ept.pl/1.1/Wed Aug 30 10:56:49 2006//
  38. // CVS Reference       : /PWM_SAM7X.pl/1.1/Tue May 10 12:38:54 2005//
  39. // CVS Reference       : /AIC_6075B.pl/1.3/Fri May 20 14:21:42 2005//
  40. // CVS Reference       : /PIO_6057A.pl/1.2/Thu Feb  3 10:29:42 2005//
  41. // CVS Reference       : /RTTC_6081A.pl/1.2/Thu Nov  4 13:57:22 2004//
  42. // CVS Reference       : /PITC_6079A.pl/1.2/Thu Nov  4 13:56:22 2004//
  43. // CVS Reference       : /WDTC_6080A.pl/1.3/Thu Nov  4 13:58:52 2004//
  44. // CVS Reference       : /VREG_6085B.pl/1.1/Tue Feb  1 16:40:38 2005//
  45. // CVS Reference       : /PDC_6074C.pl/1.2/Thu Feb  3 09:02:11 2005//
  46. // CVS Reference       : /DBGU_6059D.pl/1.1/Mon Jan 31 13:54:41 2005//
  47. // CVS Reference       : /SPI_6088D.pl/1.3/Fri May 20 14:23:02 2005//
  48. // CVS Reference       : /US_6089C.pl/1.1/Mon Jan 31 13:56:02 2005//
  49. // CVS Reference       : /SSC_6078B.pl/1.2/Wed Apr 16 08:28:18 2008//
  50. // CVS Reference       : /TWI_6061A.pl/1.2/Fri Oct 27 11:40:48 2006//
  51. // CVS Reference       : /TC_6082A.pl/1.7/Wed Mar  9 16:31:51 2005//
  52. // CVS Reference       : /CAN_6019B.pl/1.1/Mon Jan 31 13:54:30 2005//
  53. // CVS Reference       : /EMACB_6119A.pl/1.6/Wed Jul 13 15:25:00 2005//
  54. // CVS Reference       : /ADC_6051C.pl/1.1/Mon Jan 31 13:12:40 2005//
  55. //  ----------------------------------------------------------------------------
  57. #ifndef AT91SAM7X512_H
  58. #define AT91SAM7X512_H
  60. #ifndef __ASSEMBLY__
  61. typedef volatile unsigned int AT91_REG;// Hardware register definition
  62. #define AT91_CAST(a) (a)
  63. #else
  64. #define AT91_CAST(a)
  65. #endif
  67. // *****************************************************************************
  68. //              SOFTWARE API DEFINITION  FOR System Peripherals
  69. // *****************************************************************************
  70. #ifndef __ASSEMBLY__
  71. typedef struct _AT91S_SYS {
  72. AT91_REG  AIC_SMR[32];  // Source Mode Register
  73. AT91_REG  AIC_SVR[32];  // Source Vector Register
  74. AT91_REG  AIC_IVR;  // IRQ Vector Register
  75. AT91_REG  AIC_FVR;  // FIQ Vector Register
  76. AT91_REG  AIC_ISR;  // Interrupt Status Register
  77. AT91_REG  AIC_IPR;  // Interrupt Pending Register
  78. AT91_REG  AIC_IMR;  // Interrupt Mask Register
  79. AT91_REG  AIC_CISR;  // Core Interrupt Status Register
  80. AT91_REG  Reserved0[2];  //
  81. AT91_REG  AIC_IECR;  // Interrupt Enable Command Register
  82. AT91_REG  AIC_IDCR;  // Interrupt Disable Command Register
  83. AT91_REG  AIC_ICCR;  // Interrupt Clear Command Register
  84. AT91_REG  AIC_ISCR;  // Interrupt Set Command Register
  85. AT91_REG  AIC_EOICR;  // End of Interrupt Command Register
  86. AT91_REG  AIC_SPU;  // Spurious Vector Register
  87. AT91_REG  AIC_DCR;  // Debug Control Register (Protect)
  88. AT91_REG  Reserved1[1];  //
  89. AT91_REG  AIC_FFER;  // Fast Forcing Enable Register
  90. AT91_REG  AIC_FFDR;  // Fast Forcing Disable Register
  91. AT91_REG  AIC_FFSR;  // Fast Forcing Status Register
  92. AT91_REG  Reserved2[45];  //
  93. AT91_REG  DBGU_CR;  // Control Register
  94. AT91_REG  DBGU_MR;  // Mode Register
  95. AT91_REG  DBGU_IER;  // Interrupt Enable Register
  96. AT91_REG  DBGU_IDR;  // Interrupt Disable Register
  97. AT91_REG  DBGU_IMR;  // Interrupt Mask Register
  98. AT91_REG  DBGU_CSR;  // Channel Status Register
  99. AT91_REG  DBGU_RHR;  // Receiver Holding Register
  100. AT91_REG  DBGU_THR;  // Transmitter Holding Register
  101. AT91_REG  DBGU_BRGR;  // Baud Rate Generator Register
  102. AT91_REG  Reserved3[7];  //
  103. AT91_REG  DBGU_CIDR;  // Chip ID Register
  104. AT91_REG  DBGU_EXID;  // Chip ID Extension Register
  105. AT91_REG  DBGU_FNTR;  // Force NTRST Register
  106. AT91_REG  Reserved4[45];  //
  107. AT91_REG  DBGU_RPR;  // Receive Pointer Register
  108. AT91_REG  DBGU_RCR;  // Receive Counter Register
  109. AT91_REG  DBGU_TPR;  // Transmit Pointer Register
  110. AT91_REG  DBGU_TCR;  // Transmit Counter Register
  111. AT91_REG  DBGU_RNPR;  // Receive Next Pointer Register
  112. AT91_REG  DBGU_RNCR;  // Receive Next Counter Register
  113. AT91_REG  DBGU_TNPR;  // Transmit Next Pointer Register
  114. AT91_REG  DBGU_TNCR;  // Transmit Next Counter Register
  115. AT91_REG  DBGU_PTCR;  // PDC Transfer Control Register
  116. AT91_REG  DBGU_PTSR;  // PDC Transfer Status Register
  117. AT91_REG  Reserved5[54];  //
  118. AT91_REG  PIOA_PER;  // PIO Enable Register
  119. AT91_REG  PIOA_PDR;  // PIO Disable Register
  120. AT91_REG  PIOA_PSR;  // PIO Status Register
  121. AT91_REG  Reserved6[1];  //
  122. AT91_REG  PIOA_OER;  // Output Enable Register
  123. AT91_REG  PIOA_ODR;  // Output Disable Registerr
  124. AT91_REG  PIOA_OSR;  // Output Status Register
  125. AT91_REG  Reserved7[1];  //
  126. AT91_REG  PIOA_IFER;  // Input Filter Enable Register
  127. AT91_REG  PIOA_IFDR;  // Input Filter Disable Register
  128. AT91_REG  PIOA_IFSR;  // Input Filter Status Register
  129. AT91_REG  Reserved8[1];  //
  130. AT91_REG  PIOA_SODR;  // Set Output Data Register
  131. AT91_REG  PIOA_CODR;  // Clear Output Data Register
  132. AT91_REG  PIOA_ODSR;  // Output Data Status Register
  133. AT91_REG  PIOA_PDSR;  // Pin Data Status Register
  134. AT91_REG  PIOA_IER;  // Interrupt Enable Register
  135. AT91_REG  PIOA_IDR;  // Interrupt Disable Register
  136. AT91_REG  PIOA_IMR;  // Interrupt Mask Register
  137. AT91_REG  PIOA_ISR;  // Interrupt Status Register
  138. AT91_REG  PIOA_MDER;  // Multi-driver Enable Register
  139. AT91_REG  PIOA_MDDR;  // Multi-driver Disable Register
  140. AT91_REG  PIOA_MDSR;  // Multi-driver Status Register
  141. AT91_REG  Reserved9[1];  //
  142. AT91_REG  PIOA_PPUDR;  // Pull-up Disable Register
  143. AT91_REG  PIOA_PPUER;  // Pull-up Enable Register
  144. AT91_REG  PIOA_PPUSR;  // Pull-up Status Register
  145. AT91_REG  Reserved10[1];  //
  146. AT91_REG  PIOA_ASR;  // Select A Register
  147. AT91_REG  PIOA_BSR;  // Select B Register
  148. AT91_REG  PIOA_ABSR;  // AB Select Status Register
  149. AT91_REG  Reserved11[9];  //
  150. AT91_REG  PIOA_OWER;  // Output Write Enable Register
  151. AT91_REG  PIOA_OWDR;  // Output Write Disable Register
  152. AT91_REG  PIOA_OWSR;  // Output Write Status Register
  153. AT91_REG  Reserved12[85];  //
  154. AT91_REG  PIOB_PER;  // PIO Enable Register
  155. AT91_REG  PIOB_PDR;  // PIO Disable Register
  156. AT91_REG  PIOB_PSR;  // PIO Status Register
  157. AT91_REG  Reserved13[1];  //
  158. AT91_REG  PIOB_OER;  // Output Enable Register
  159. AT91_REG  PIOB_ODR;  // Output Disable Registerr
  160. AT91_REG  PIOB_OSR;  // Output Status Register
  161. AT91_REG  Reserved14[1];  //
  162. AT91_REG  PIOB_IFER;  // Input Filter Enable Register
  163. AT91_REG  PIOB_IFDR;  // Input Filter Disable Register
  164. AT91_REG  PIOB_IFSR;  // Input Filter Status Register
  165. AT91_REG  Reserved15[1];  //
  166. AT91_REG  PIOB_SODR;  // Set Output Data Register
  167. AT91_REG  PIOB_CODR;  // Clear Output Data Register
  168. AT91_REG  PIOB_ODSR;  // Output Data Status Register
  169. AT91_REG  PIOB_PDSR;  // Pin Data Status Register
  170. AT91_REG  PIOB_IER;  // Interrupt Enable Register
  171. AT91_REG  PIOB_IDR;  // Interrupt Disable Register
  172. AT91_REG  PIOB_IMR;  // Interrupt Mask Register
  173. AT91_REG  PIOB_ISR;  // Interrupt Status Register
  174. AT91_REG  PIOB_MDER;  // Multi-driver Enable Register
  175. AT91_REG  PIOB_MDDR;  // Multi-driver Disable Register
  176. AT91_REG  PIOB_MDSR;  // Multi-driver Status Register
  177. AT91_REG  Reserved16[1];  //
  178. AT91_REG  PIOB_PPUDR;  // Pull-up Disable Register
  179. AT91_REG  PIOB_PPUER;  // Pull-up Enable Register
  180. AT91_REG  PIOB_PPUSR;  // Pull-up Status Register
  181. AT91_REG  Reserved17[1];  //
  182. AT91_REG  PIOB_ASR;  // Select A Register
  183. AT91_REG  PIOB_BSR;  // Select B Register
  184. AT91_REG  PIOB_ABSR;  // AB Select Status Register
  185. AT91_REG  Reserved18[9];  //
  186. AT91_REG  PIOB_OWER;  // Output Write Enable Register
  187. AT91_REG  PIOB_OWDR;  // Output Write Disable Register
  188. AT91_REG  PIOB_OWSR;  // Output Write Status Register
  189. AT91_REG  Reserved19[341];  //
  190. AT91_REG  PMC_SCER;  // System Clock Enable Register
  191. AT91_REG  PMC_SCDR;  // System Clock Disable Register
  192. AT91_REG  PMC_SCSR;  // System Clock Status Register
  193. AT91_REG  Reserved20[1];  //
  194. AT91_REG  PMC_PCER;  // Peripheral Clock Enable Register
  195. AT91_REG  PMC_PCDR;  // Peripheral Clock Disable Register
  196. AT91_REG  PMC_PCSR;  // Peripheral Clock Status Register
  197. AT91_REG  Reserved21[1];  //
  198. AT91_REG  PMC_MOR;  // Main Oscillator Register
  199. AT91_REG  PMC_MCFR;  // Main Clock  Frequency Register
  200. AT91_REG  Reserved22[1];  //
  201. AT91_REG  PMC_PLLR;  // PLL Register
  202. AT91_REG  PMC_MCKR;  // Master Clock Register
  203. AT91_REG  Reserved23[3];  //
  204. AT91_REG  PMC_PCKR[4];  // Programmable Clock Register
  205. AT91_REG  Reserved24[4];  //
  206. AT91_REG  PMC_IER;  // Interrupt Enable Register
  207. AT91_REG  PMC_IDR;  // Interrupt Disable Register
  208. AT91_REG  PMC_SR;  // Status Register
  209. AT91_REG  PMC_IMR;  // Interrupt Mask Register
  210. AT91_REG  Reserved25[36];  //
  211. AT91_REG  RSTC_RCR;  // Reset Control Register
  212. AT91_REG  RSTC_RSR;  // Reset Status Register
  213. AT91_REG  RSTC_RMR;  // Reset Mode Register
  214. AT91_REG  Reserved26[5];  //
  215. AT91_REG  RTTC_RTMR;  // Real-time Mode Register
  216. AT91_REG  RTTC_RTAR;  // Real-time Alarm Register
  217. AT91_REG  RTTC_RTVR;  // Real-time Value Register
  218. AT91_REG  RTTC_RTSR;  // Real-time Status Register
  219. AT91_REG  PITC_PIMR;  // Period Interval Mode Register
  220. AT91_REG  PITC_PISR;  // Period Interval Status Register
  221. AT91_REG  PITC_PIVR;  // Period Interval Value Register
  222. AT91_REG  PITC_PIIR;  // Period Interval Image Register
  223. AT91_REG  WDTC_WDCR;  // Watchdog Control Register
  224. AT91_REG  WDTC_WDMR;  // Watchdog Mode Register
  225. AT91_REG  WDTC_WDSR;  // Watchdog Status Register
  226. AT91_REG  Reserved27[5];  //
  227. AT91_REG  VREG_MR;  // Voltage Regulator Mode Register
  228. } AT91S_SYS, *AT91PS_SYS;
  229. #else
  231. #endif
  233. // *****************************************************************************
  234. //              SOFTWARE API DEFINITION  FOR Advanced Interrupt Controller
  235. // *****************************************************************************
  236. #ifndef __ASSEMBLY__
  237. typedef struct _AT91S_AIC {
  238. AT91_REG  AIC_SMR[32];  // Source Mode Register
  239. AT91_REG  AIC_SVR[32];  // Source Vector Register
  240. AT91_REG  AIC_IVR;  // IRQ Vector Register
  241. AT91_REG  AIC_FVR;  // FIQ Vector Register
  242. AT91_REG  AIC_ISR;  // Interrupt Status Register
  243. AT91_REG  AIC_IPR;  // Interrupt Pending Register
  244. AT91_REG  AIC_IMR;  // Interrupt Mask Register
  245. AT91_REG  AIC_CISR;  // Core Interrupt Status Register
  246. AT91_REG  Reserved0[2];  //
  247. AT91_REG  AIC_IECR;  // Interrupt Enable Command Register
  248. AT91_REG  AIC_IDCR;  // Interrupt Disable Command Register
  249. AT91_REG  AIC_ICCR;  // Interrupt Clear Command Register
  250. AT91_REG  AIC_ISCR;  // Interrupt Set Command Register
  251. AT91_REG  AIC_EOICR;  // End of Interrupt Command Register
  252. AT91_REG  AIC_SPU;  // Spurious Vector Register
  253. AT91_REG  AIC_DCR;  // Debug Control Register (Protect)
  254. AT91_REG  Reserved1[1];  //
  255. AT91_REG  AIC_FFER;  // Fast Forcing Enable Register
  256. AT91_REG  AIC_FFDR;  // Fast Forcing Disable Register
  257. AT91_REG  AIC_FFSR;  // Fast Forcing Status Register
  258. } AT91S_AIC, *AT91PS_AIC;
  259. #else
  260. #define AIC_SMR         (AT91_CAST(AT91_REG *)  0x00000000) // (AIC_SMR) Source Mode Register
  261. #define AIC_SVR         (AT91_CAST(AT91_REG *)  0x00000080) // (AIC_SVR) Source Vector Register
  262. #define AIC_IVR         (AT91_CAST(AT91_REG *)  0x00000100) // (AIC_IVR) IRQ Vector Register
  263. #define AIC_FVR         (AT91_CAST(AT91_REG *)  0x00000104) // (AIC_FVR) FIQ Vector Register
  264. #define AIC_ISR         (AT91_CAST(AT91_REG *)  0x00000108) // (AIC_ISR) Interrupt Status Register
  265. #define AIC_IPR         (AT91_CAST(AT91_REG *)  0x0000010C) // (AIC_IPR) Interrupt Pending Register
  266. #define AIC_IMR         (AT91_CAST(AT91_REG *)  0x00000110) // (AIC_IMR) Interrupt Mask Register
  267. #define AIC_CISR        (AT91_CAST(AT91_REG *)  0x00000114) // (AIC_CISR) Core Interrupt Status Register
  268. #define AIC_IECR        (AT91_CAST(AT91_REG *)  0x00000120) // (AIC_IECR) Interrupt Enable Command Register
  269. #define AIC_IDCR        (AT91_CAST(AT91_REG *)  0x00000124) // (AIC_IDCR) Interrupt Disable Command Register
  270. #define AIC_ICCR        (AT91_CAST(AT91_REG *)  0x00000128) // (AIC_ICCR) Interrupt Clear Command Register
  271. #define AIC_ISCR        (AT91_CAST(AT91_REG *)  0x0000012C) // (AIC_ISCR) Interrupt Set Command Register
  272. #define AIC_EOICR       (AT91_CAST(AT91_REG *)  0x00000130) // (AIC_EOICR) End of Interrupt Command Register
  273. #define AIC_SPU         (AT91_CAST(AT91_REG *)  0x00000134) // (AIC_SPU) Spurious Vector Register
  274. #define AIC_DCR         (AT91_CAST(AT91_REG *)  0x00000138) // (AIC_DCR) Debug Control Register (Protect)
  275. #define AIC_FFER        (AT91_CAST(AT91_REG *)  0x00000140) // (AIC_FFER) Fast Forcing Enable Register
  276. #define AIC_FFDR        (AT91_CAST(AT91_REG *)  0x00000144) // (AIC_FFDR) Fast Forcing Disable Register
  277. #define AIC_FFSR        (AT91_CAST(AT91_REG *)  0x00000148) // (AIC_FFSR) Fast Forcing Status Register
  279. #endif
  280. // -------- AIC_SMR : (AIC Offset: 0x0) Control Register --------
  281. #define AT91C_AIC_PRIOR       (0x7 <<  0) // (AIC) Priority Level
  282. #define  AT91C_AIC_PRIOR_LOWEST               (0x0) // (AIC) Lowest priority level
  283. #define  AT91C_AIC_PRIOR_HIGHEST              (0x7) // (AIC) Highest priority level
  284. #define AT91C_AIC_SRCTYPE     (0x3 <<  5) // (AIC) Interrupt Source Type
  285. #define  AT91C_AIC_SRCTYPE_INT_HIGH_LEVEL       (0x0 <<  5) // (AIC) Internal Sources Code Label High-level Sensitive
  286. #define  AT91C_AIC_SRCTYPE_EXT_LOW_LEVEL        (0x0 <<  5) // (AIC) External Sources Code Label Low-level Sensitive
  287. #define  AT91C_AIC_SRCTYPE_INT_POSITIVE_EDGE    (0x1 <<  5) // (AIC) Internal Sources Code Label Positive Edge triggered
  288. #define  AT91C_AIC_SRCTYPE_EXT_NEGATIVE_EDGE    (0x1 <<  5) // (AIC) External Sources Code Label Negative Edge triggered
  289. #define  AT91C_AIC_SRCTYPE_HIGH_LEVEL           (0x2 <<  5) // (AIC) Internal Or External Sources Code Label High-level Sensitive
  290. #define  AT91C_AIC_SRCTYPE_POSITIVE_EDGE        (0x3 <<  5) // (AIC) Internal Or External Sources Code Label Positive Edge triggered
  291. // -------- AIC_CISR : (AIC Offset: 0x114) AIC Core Interrupt Status Register --------
  292. #define AT91C_AIC_NFIQ        (0x1 <<  0) // (AIC) NFIQ Status
  293. #define AT91C_AIC_NIRQ        (0x1 <<  1) // (AIC) NIRQ Status
  294. // -------- AIC_DCR : (AIC Offset: 0x138) AIC Debug Control Register (Protect) --------
  295. #define AT91C_AIC_DCR_PROT    (0x1 <<  0) // (AIC) Protection Mode
  296. #define AT91C_AIC_DCR_GMSK    (0x1 <<  1) // (AIC) General Mask
  298. // *****************************************************************************
  299. //              SOFTWARE API DEFINITION  FOR Peripheral DMA Controller
  300. // *****************************************************************************
  301. #ifndef __ASSEMBLY__
  302. typedef struct _AT91S_PDC {
  303. AT91_REG  PDC_RPR;  // Receive Pointer Register
  304. AT91_REG  PDC_RCR;  // Receive Counter Register
  305. AT91_REG  PDC_TPR;  // Transmit Pointer Register
  306. AT91_REG  PDC_TCR;  // Transmit Counter Register
  307. AT91_REG  PDC_RNPR;  // Receive Next Pointer Register
  308. AT91_REG  PDC_RNCR;  // Receive Next Counter Register
  309. AT91_REG  PDC_TNPR;  // Transmit Next Pointer Register
  310. AT91_REG  PDC_TNCR;  // Transmit Next Counter Register
  311. AT91_REG  PDC_PTCR;  // PDC Transfer Control Register
  312. AT91_REG  PDC_PTSR;  // PDC Transfer Status Register
  313. } AT91S_PDC, *AT91PS_PDC;
  314. #else
  315. #define PDC_RPR         (AT91_CAST(AT91_REG *)  0x00000000) // (PDC_RPR) Receive Pointer Register
  316. #define PDC_RCR         (AT91_CAST(AT91_REG *)  0x00000004) // (PDC_RCR) Receive Counter Register
  317. #define PDC_TPR         (AT91_CAST(AT91_REG *)  0x00000008) // (PDC_TPR) Transmit Pointer Register
  318. #define PDC_TCR         (AT91_CAST(AT91_REG *)  0x0000000C) // (PDC_TCR) Transmit Counter Register
  319. #define PDC_RNPR        (AT91_CAST(AT91_REG *)  0x00000010) // (PDC_RNPR) Receive Next Pointer Register
  320. #define PDC_RNCR        (AT91_CAST(AT91_REG *)  0x00000014) // (PDC_RNCR) Receive Next Counter Register
  321. #define PDC_TNPR        (AT91_CAST(AT91_REG *)  0x00000018) // (PDC_TNPR) Transmit Next Pointer Register
  322. #define PDC_TNCR        (AT91_CAST(AT91_REG *)  0x0000001C) // (PDC_TNCR) Transmit Next Counter Register
  323. #define PDC_PTCR        (AT91_CAST(AT91_REG *)  0x00000020) // (PDC_PTCR) PDC Transfer Control Register
  324. #define PDC_PTSR        (AT91_CAST(AT91_REG *)  0x00000024) // (PDC_PTSR) PDC Transfer Status Register
  326. #endif
  327. // -------- PDC_PTCR : (PDC Offset: 0x20) PDC Transfer Control Register --------
  328. #define AT91C_PDC_RXTEN       (0x1 <<  0) // (PDC) Receiver Transfer Enable
  329. #define AT91C_PDC_RXTDIS      (0x1 <<  1) // (PDC) Receiver Transfer Disable
  330. #define AT91C_PDC_TXTEN       (0x1 <<  8) // (PDC) Transmitter Transfer Enable
  331. #define AT91C_PDC_TXTDIS      (0x1 <<  9) // (PDC) Transmitter Transfer Disable
  332. // -------- PDC_PTSR : (PDC Offset: 0x24) PDC Transfer Status Register --------
  334. // *****************************************************************************
  335. //              SOFTWARE API DEFINITION  FOR Debug Unit
  336. // *****************************************************************************
  337. #ifndef __ASSEMBLY__
  338. typedef struct _AT91S_DBGU {
  339. AT91_REG  DBGU_CR;  // Control Register
  340. AT91_REG  DBGU_MR;  // Mode Register
  341. AT91_REG  DBGU_IER;  // Interrupt Enable Register
  342. AT91_REG  DBGU_IDR;  // Interrupt Disable Register
  343. AT91_REG  DBGU_IMR;  // Interrupt Mask Register
  344. AT91_REG  DBGU_CSR;  // Channel Status Register
  345. AT91_REG  DBGU_RHR;  // Receiver Holding Register
  346. AT91_REG  DBGU_THR;  // Transmitter Holding Register
  347. AT91_REG  DBGU_BRGR;  // Baud Rate Generator Register
  348. AT91_REG  Reserved0[7];  //
  349. AT91_REG  DBGU_CIDR;  // Chip ID Register
  350. AT91_REG  DBGU_EXID;  // Chip ID Extension Register
  351. AT91_REG  DBGU_FNTR;  // Force NTRST Register
  352. AT91_REG  Reserved1[45];  //
  353. AT91_REG  DBGU_RPR;  // Receive Pointer Register
  354. AT91_REG  DBGU_RCR;  // Receive Counter Register
  355. AT91_REG  DBGU_TPR;  // Transmit Pointer Register
  356. AT91_REG  DBGU_TCR;  // Transmit Counter Register
  357. AT91_REG  DBGU_RNPR;  // Receive Next Pointer Register
  358. AT91_REG  DBGU_RNCR;  // Receive Next Counter Register
  359. AT91_REG  DBGU_TNPR;  // Transmit Next Pointer Register
  360. AT91_REG  DBGU_TNCR;  // Transmit Next Counter Register
  361. AT91_REG  DBGU_PTCR;  // PDC Transfer Control Register
  362. AT91_REG  DBGU_PTSR;  // PDC Transfer Status Register
  363. } AT91S_DBGU, *AT91PS_DBGU;
  364. #else
  365. #define DBGU_CR         (AT91_CAST(AT91_REG *)  0x00000000) // (DBGU_CR) Control Register
  366. #define DBGU_MR         (AT91_CAST(AT91_REG *)  0x00000004) // (DBGU_MR) Mode Register
  367. #define DBGU_IER        (AT91_CAST(AT91_REG *)  0x00000008) // (DBGU_IER) Interrupt Enable Register
  368. #define DBGU_IDR        (AT91_CAST(AT91_REG *)  0x0000000C) // (DBGU_IDR) Interrupt Disable Register
  369. #define DBGU_IMR        (AT91_CAST(AT91_REG *)  0x00000010) // (DBGU_IMR) Interrupt Mask Register
  370. #define DBGU_CSR        (AT91_CAST(AT91_REG *)  0x00000014) // (DBGU_CSR) Channel Status Register
  371. #define DBGU_RHR        (AT91_CAST(AT91_REG *)  0x00000018) // (DBGU_RHR) Receiver Holding Register
  372. #define DBGU_THR        (AT91_CAST(AT91_REG *)  0x0000001C) // (DBGU_THR) Transmitter Holding Register
  373. #define DBGU_BRGR       (AT91_CAST(AT91_REG *)  0x00000020) // (DBGU_BRGR) Baud Rate Generator Register
  374. #define DBGU_CIDR       (AT91_CAST(AT91_REG *)  0x00000040) // (DBGU_CIDR) Chip ID Register
  375. #define DBGU_EXID       (AT91_CAST(AT91_REG *)  0x00000044) // (DBGU_EXID) Chip ID Extension Register
  376. #define DBGU_FNTR       (AT91_CAST(AT91_REG *)  0x00000048) // (DBGU_FNTR) Force NTRST Register
  378. #endif
  379. // -------- DBGU_CR : (DBGU Offset: 0x0) Debug Unit Control Register --------
  380. #define AT91C_US_RSTRX        (0x1 <<  2) // (DBGU) Reset Receiver
  381. #define AT91C_US_RSTTX        (0x1 <<  3) // (DBGU) Reset Transmitter
  382. #define AT91C_US_RXEN         (0x1 <<  4) // (DBGU) Receiver Enable
  383. #define AT91C_US_RXDIS        (0x1 <<  5) // (DBGU) Receiver Disable
  384. #define AT91C_US_TXEN         (0x1 <<  6) // (DBGU) Transmitter Enable
  385. #define AT91C_US_TXDIS        (0x1 <<  7) // (DBGU) Transmitter Disable
  386. #define AT91C_US_RSTSTA       (0x1 <<  8) // (DBGU) Reset Status Bits
  387. // -------- DBGU_MR : (DBGU Offset: 0x4) Debug Unit Mode Register --------
  388. #define AT91C_US_PAR          (0x7 <<  9) // (DBGU) Parity type
  389. #define  AT91C_US_PAR_EVEN                 (0x0 <<  9) // (DBGU) Even Parity
  390. #define  AT91C_US_PAR_ODD                  (0x1 <<  9) // (DBGU) Odd Parity
  391. #define  AT91C_US_PAR_SPACE                (0x2 <<  9) // (DBGU) Parity forced to 0 (Space)
  392. #define  AT91C_US_PAR_MARK                 (0x3 <<  9) // (DBGU) Parity forced to 1 (Mark)
  393. #define  AT91C_US_PAR_NONE                 (0x4 <<  9) // (DBGU) No Parity
  394. #define  AT91C_US_PAR_MULTI_DROP           (0x6 <<  9) // (DBGU) Multi-drop mode
  395. #define AT91C_US_CHMODE       (0x3 << 14) // (DBGU) Channel Mode
  396. #define  AT91C_US_CHMODE_NORMAL               (0x0 << 14) // (DBGU) Normal Mode: The USART channel operates as an RX/TX USART.
  397. #define  AT91C_US_CHMODE_AUTO                 (0x1 << 14) // (DBGU) Automatic Echo: Receiver Data Input is connected to the TXD pin.
  398. #define  AT91C_US_CHMODE_LOCAL                (0x2 << 14) // (DBGU) Local Loopback: Transmitter Output Signal is connected to Receiver Input Signal.
  399. #define  AT91C_US_CHMODE_REMOTE               (0x3 << 14) // (DBGU) Remote Loopback: RXD pin is internally connected to TXD pin.
  400. // -------- DBGU_IER : (DBGU Offset: 0x8) Debug Unit Interrupt Enable Register --------
  401. #define AT91C_US_RXRDY        (0x1 <<  0) // (DBGU) RXRDY Interrupt
  402. #define AT91C_US_TXRDY        (0x1 <<  1) // (DBGU) TXRDY Interrupt
  403. #define AT91C_US_ENDRX        (0x1 <<  3) // (DBGU) End of Receive Transfer Interrupt
  404. #define AT91C_US_ENDTX        (0x1 <<  4) // (DBGU) End of Transmit Interrupt
  405. #define AT91C_US_OVRE         (0x1 <<  5) // (DBGU) Overrun Interrupt
  406. #define AT91C_US_FRAME        (0x1 <<  6) // (DBGU) Framing Error Interrupt
  407. #define AT91C_US_PARE         (0x1 <<  7) // (DBGU) Parity Error Interrupt
  408. #define AT91C_US_TXEMPTY      (0x1 <<  9) // (DBGU) TXEMPTY Interrupt
  409. #define AT91C_US_TXBUFE       (0x1 << 11) // (DBGU) TXBUFE Interrupt
  410. #define AT91C_US_RXBUFF       (0x1 << 12) // (DBGU) RXBUFF Interrupt
  411. #define AT91C_US_COMM_TX      (0x1 << 30) // (DBGU) COMM_TX Interrupt
  412. #define AT91C_US_COMM_RX      (0x1 << 31) // (DBGU) COMM_RX Interrupt
  413. // -------- DBGU_IDR : (DBGU Offset: 0xc) Debug Unit Interrupt Disable Register --------
  414. // -------- DBGU_IMR : (DBGU Offset: 0x10) Debug Unit Interrupt Mask Register --------
  415. // -------- DBGU_CSR : (DBGU Offset: 0x14) Debug Unit Channel Status Register --------
  416. // -------- DBGU_FNTR : (DBGU Offset: 0x48) Debug Unit FORCE_NTRST Register --------
  417. #define AT91C_US_FORCE_NTRST  (0x1 <<  0) // (DBGU) Force NTRST in JTAG
  419. // *****************************************************************************
  420. //              SOFTWARE API DEFINITION  FOR Parallel Input Output Controler
  421. // *****************************************************************************
  422. #ifndef __ASSEMBLY__
  423. typedef struct _AT91S_PIO {
  424. AT91_REG  PIO_PER;  // PIO Enable Register
  425. AT91_REG  PIO_PDR;  // PIO Disable Register
  426. AT91_REG  PIO_PSR;  // PIO Status Register
  427. AT91_REG  Reserved0[1];  //
  428. AT91_REG  PIO_OER;  // Output Enable Register
  429. AT91_REG  PIO_ODR;  // Output Disable Registerr
  430. AT91_REG  PIO_OSR;  // Output Status Register
  431. AT91_REG  Reserved1[1];  //
  432. AT91_REG  PIO_IFER;  // Input Filter Enable Register
  433. AT91_REG  PIO_IFDR;  // Input Filter Disable Register
  434. AT91_REG  PIO_IFSR;  // Input Filter Status Register
  435. AT91_REG  Reserved2[1];  //
  436. AT91_REG  PIO_SODR;  // Set Output Data Register
  437. AT91_REG  PIO_CODR;  // Clear Output Data Register
  438. AT91_REG  PIO_ODSR;  // Output Data Status Register
  439. AT91_REG  PIO_PDSR;  // Pin Data Status Register
  440. AT91_REG  PIO_IER;  // Interrupt Enable Register
  441. AT91_REG  PIO_IDR;  // Interrupt Disable Register
  442. AT91_REG  PIO_IMR;  // Interrupt Mask Register
  443. AT91_REG  PIO_ISR;  // Interrupt Status Register
  444. AT91_REG  PIO_MDER;  // Multi-driver Enable Register
  445. AT91_REG  PIO_MDDR;  // Multi-driver Disable Register
  446. AT91_REG  PIO_MDSR;  // Multi-driver Status Register
  447. AT91_REG  Reserved3[1];  //
  448. AT91_REG  PIO_PPUDR;  // Pull-up Disable Register
  449. AT91_REG  PIO_PPUER;  // Pull-up Enable Register
  450. AT91_REG  PIO_PPUSR;  // Pull-up Status Register
  451. AT91_REG  Reserved4[1];  //
  452. AT91_REG  PIO_ASR;  // Select A Register
  453. AT91_REG  PIO_BSR;  // Select B Register
  454. AT91_REG  PIO_ABSR;  // AB Select Status Register
  455. AT91_REG  Reserved5[9];  //
  456. AT91_REG  PIO_OWER;  // Output Write Enable Register
  457. AT91_REG  PIO_OWDR;  // Output Write Disable Register
  458. AT91_REG  PIO_OWSR;  // Output Write Status Register
  459. } AT91S_PIO, *AT91PS_PIO;
  460. #else
  461. #define PIO_PER         (AT91_CAST(AT91_REG *)  0x00000000) // (PIO_PER) PIO Enable Register
  462. #define PIO_PDR         (AT91_CAST(AT91_REG *)  0x00000004) // (PIO_PDR) PIO Disable Register
  463. #define PIO_PSR         (AT91_CAST(AT91_REG *)  0x00000008) // (PIO_PSR) PIO Status Register
  464. #define PIO_OER         (AT91_CAST(AT91_REG *)  0x00000010) // (PIO_OER) Output Enable Register
  465. #define PIO_ODR         (AT91_CAST(AT91_REG *)  0x00000014) // (PIO_ODR) Output Disable Registerr
  466. #define PIO_OSR         (AT91_CAST(AT91_REG *)  0x00000018) // (PIO_OSR) Output Status Register
  467. #define PIO_IFER        (AT91_CAST(AT91_REG *)  0x00000020) // (PIO_IFER) Input Filter Enable Register
  468. #define PIO_IFDR        (AT91_CAST(AT91_REG *)  0x00000024) // (PIO_IFDR) Input Filter Disable Register
  469. #define PIO_IFSR        (AT91_CAST(AT91_REG *)  0x00000028) // (PIO_IFSR) Input Filter Status Register
  470. #define PIO_SODR        (AT91_CAST(AT91_REG *)  0x00000030) // (PIO_SODR) Set Output Data Register
  471. #define PIO_CODR        (AT91_CAST(AT91_REG *)  0x00000034) // (PIO_CODR) Clear Output Data Register
  472. #define PIO_ODSR        (AT91_CAST(AT91_REG *)  0x00000038) // (PIO_ODSR) Output Data Status Register
  473. #define PIO_PDSR        (AT91_CAST(AT91_REG *)  0x0000003C) // (PIO_PDSR) Pin Data Status Register
  474. #define PIO_IER         (AT91_CAST(AT91_REG *)  0x00000040) // (PIO_IER) Interrupt Enable Register
  475. #define PIO_IDR         (AT91_CAST(AT91_REG *)  0x00000044) // (PIO_IDR) Interrupt Disable Register
  476. #define PIO_IMR         (AT91_CAST(AT91_REG *)  0x00000048) // (PIO_IMR) Interrupt Mask Register
  477. #define PIO_ISR         (AT91_CAST(AT91_REG *)  0x0000004C) // (PIO_ISR) Interrupt Status Register
  478. #define PIO_MDER        (AT91_CAST(AT91_REG *)  0x00000050) // (PIO_MDER) Multi-driver Enable Register
  479. #define PIO_MDDR        (AT91_CAST(AT91_REG *)  0x00000054) // (PIO_MDDR) Multi-driver Disable Register
  480. #define PIO_MDSR        (AT91_CAST(AT91_REG *)  0x00000058) // (PIO_MDSR) Multi-driver Status Register
  481. #define PIO_PPUDR       (AT91_CAST(AT91_REG *)  0x00000060) // (PIO_PPUDR) Pull-up Disable Register
  482. #define PIO_PPUER       (AT91_CAST(AT91_REG *)  0x00000064) // (PIO_PPUER) Pull-up Enable Register
  483. #define PIO_PPUSR       (AT91_CAST(AT91_REG *)  0x00000068) // (PIO_PPUSR) Pull-up Status Register
  484. #define PIO_ASR         (AT91_CAST(AT91_REG *)  0x00000070) // (PIO_ASR) Select A Register
  485. #define PIO_BSR         (AT91_CAST(AT91_REG *)  0x00000074) // (PIO_BSR) Select B Register
  486. #define PIO_ABSR        (AT91_CAST(AT91_REG *)  0x00000078) // (PIO_ABSR) AB Select Status Register
  487. #define PIO_OWER        (AT91_CAST(AT91_REG *)  0x000000A0) // (PIO_OWER) Output Write Enable Register
  488. #define PIO_OWDR        (AT91_CAST(AT91_REG *)  0x000000A4) // (PIO_OWDR) Output Write Disable Register
  489. #define PIO_OWSR        (AT91_CAST(AT91_REG *)  0x000000A8) // (PIO_OWSR) Output Write Status Register
  491. #endif
  493. // *****************************************************************************
  494. //              SOFTWARE API DEFINITION  FOR Clock Generator Controler
  495. // *****************************************************************************
  496. #ifndef __ASSEMBLY__
  497. typedef struct _AT91S_CKGR {
  498. AT91_REG  CKGR_MOR;  // Main Oscillator Register
  499. AT91_REG  CKGR_MCFR;  // Main Clock  Frequency Register
  500. AT91_REG  Reserved0[1];  //
  501. AT91_REG  CKGR_PLLR;  // PLL Register
  502. } AT91S_CKGR, *AT91PS_CKGR;
  503. #else
  504. #define CKGR_MOR        (AT91_CAST(AT91_REG *)  0x00000000) // (CKGR_MOR) Main Oscillator Register
  505. #define CKGR_MCFR       (AT91_CAST(AT91_REG *)  0x00000004) // (CKGR_MCFR) Main Clock  Frequency Register
  506. #define CKGR_PLLR       (AT91_CAST(AT91_REG *)  0x0000000C) // (CKGR_PLLR) PLL Register
  508. #endif
  509. // -------- CKGR_MOR : (CKGR Offset: 0x0) Main Oscillator Register --------
  510. #define AT91C_CKGR_MOSCEN     (0x1 <<  0) // (CKGR) Main Oscillator Enable
  511. #define AT91C_CKGR_OSCBYPASS  (0x1 <<  1) // (CKGR) Main Oscillator Bypass
  512. #define AT91C_CKGR_OSCOUNT    (0xFF <<  8) // (CKGR) Main Oscillator Start-up Time
  513. // -------- CKGR_MCFR : (CKGR Offset: 0x4) Main Clock Frequency Register --------
  514. #define AT91C_CKGR_MAINF      (0xFFFF <<  0) // (CKGR) Main Clock Frequency
  515. #define AT91C_CKGR_MAINRDY    (0x1 << 16) // (CKGR) Main Clock Ready
  516. // -------- CKGR_PLLR : (CKGR Offset: 0xc) PLL B Register --------
  517. #define AT91C_CKGR_DIV        (0xFF <<  0) // (CKGR) Divider Selected
  518. #define  AT91C_CKGR_DIV_0                    (0x0) // (CKGR) Divider output is 0
  519. #define  AT91C_CKGR_DIV_BYPASS               (0x1) // (CKGR) Divider is bypassed
  520. #define AT91C_CKGR_PLLCOUNT   (0x3F <<  8) // (CKGR) PLL Counter
  521. #define AT91C_CKGR_OUT        (0x3 << 14) // (CKGR) PLL Output Frequency Range
  522. #define  AT91C_CKGR_OUT_0                    (0x0 << 14) // (CKGR) Please refer to the PLL datasheet
  523. #define  AT91C_CKGR_OUT_1                    (0x1 << 14) // (CKGR) Please refer to the PLL datasheet
  524. #define  AT91C_CKGR_OUT_2                    (0x2 << 14) // (CKGR) Please refer to the PLL datasheet
  525. #define  AT91C_CKGR_OUT_3                    (0x3 << 14) // (CKGR) Please refer to the PLL datasheet
  526. #define AT91C_CKGR_MUL        (0x7FF << 16) // (CKGR) PLL Multiplier
  527. #define AT91C_CKGR_USBDIV     (0x3 << 28) // (CKGR) Divider for USB Clocks
  528. #define  AT91C_CKGR_USBDIV_0                    (0x0 << 28) // (CKGR) Divider output is PLL clock output
  529. #define  AT91C_CKGR_USBDIV_1                    (0x1 << 28) // (CKGR) Divider output is PLL clock output divided by 2
  530. #define  AT91C_CKGR_USBDIV_2                    (0x2 << 28) // (CKGR) Divider output is PLL clock output divided by 4
  532. // *****************************************************************************
  533. //              SOFTWARE API DEFINITION  FOR Power Management Controler
  534. // *****************************************************************************
  535. #ifndef __ASSEMBLY__
  536. typedef struct _AT91S_PMC {
  537. AT91_REG  PMC_SCER;  // System Clock Enable Register
  538. AT91_REG  PMC_SCDR;  // System Clock Disable Register
  539. AT91_REG  PMC_SCSR;  // System Clock Status Register
  540. AT91_REG  Reserved0[1];  //
  541. AT91_REG  PMC_PCER;  // Peripheral Clock Enable Register
  542. AT91_REG  PMC_PCDR;  // Peripheral Clock Disable Register
  543. AT91_REG  PMC_PCSR;  // Peripheral Clock Status Register
  544. AT91_REG  Reserved1[1];  //
  545. AT91_REG  PMC_MOR;  // Main Oscillator Register
  546. AT91_REG  PMC_MCFR;  // Main Clock  Frequency Register
  547. AT91_REG  Reserved2[1];  //
  548. AT91_REG  PMC_PLLR;  // PLL Register
  549. AT91_REG  PMC_MCKR;  // Master Clock Register
  550. AT91_REG  Reserved3[3];  //
  551. AT91_REG  PMC_PCKR[4];  // Programmable Clock Register
  552. AT91_REG  Reserved4[4];  //
  553. AT91_REG  PMC_IER;  // Interrupt Enable Register
  554. AT91_REG  PMC_IDR;  // Interrupt Disable Register
  555. AT91_REG  PMC_SR;  // Status Register
  556. AT91_REG  PMC_IMR;  // Interrupt Mask Register
  557. } AT91S_PMC, *AT91PS_PMC;
  558. #else
  559. #define PMC_SCER        (AT91_CAST(AT91_REG *)  0x00000000) // (PMC_SCER) System Clock Enable Register
  560. #define PMC_SCDR        (AT91_CAST(AT91_REG *)  0x00000004) // (PMC_SCDR) System Clock Disable Register
  561. #define PMC_SCSR        (AT91_CAST(AT91_REG *)  0x00000008) // (PMC_SCSR) System Clock Status Register
  562. #define PMC_PCER        (AT91_CAST(AT91_REG *)  0x00000010) // (PMC_PCER) Peripheral Clock Enable Register
  563. #define PMC_PCDR        (AT91_CAST(AT91_REG *)  0x00000014) // (PMC_PCDR) Peripheral Clock Disable Register
  564. #define PMC_PCSR        (AT91_CAST(AT91_REG *)  0x00000018) // (PMC_PCSR) Peripheral Clock Status Register
  565. #define PMC_MCKR        (AT91_CAST(AT91_REG *)  0x00000030) // (PMC_MCKR) Master Clock Register
  566. #define PMC_PCKR        (AT91_CAST(AT91_REG *)  0x00000040) // (PMC_PCKR) Programmable Clock Register
  567. #define PMC_IER         (AT91_CAST(AT91_REG *)  0x00000060) // (PMC_IER) Interrupt Enable Register
  568. #define PMC_IDR         (AT91_CAST(AT91_REG *)  0x00000064) // (PMC_IDR) Interrupt Disable Register
  569. #define PMC_SR          (AT91_CAST(AT91_REG *)  0x00000068) // (PMC_SR) Status Register
  570. #define PMC_IMR         (AT91_CAST(AT91_REG *)  0x0000006C) // (PMC_IMR) Interrupt Mask Register
  572. #endif
  573. // -------- PMC_SCER : (PMC Offset: 0x0) System Clock Enable Register --------
  574. #define AT91C_PMC_PCK         (0x1 <<  0) // (PMC) Processor Clock
  575. #define AT91C_PMC_UDP         (0x1 <<  7) // (PMC) USB Device Port Clock
  576. #define AT91C_PMC_PCK0        (0x1 <<  8) // (PMC) Programmable Clock Output
  577. #define AT91C_PMC_PCK1        (0x1 <<  9) // (PMC) Programmable Clock Output
  578. #define AT91C_PMC_PCK2        (0x1 << 10) // (PMC) Programmable Clock Output
  579. #define AT91C_PMC_PCK3        (0x1 << 11) // (PMC) Programmable Clock Output
  580. // -------- PMC_SCDR : (PMC Offset: 0x4) System Clock Disable Register --------
  581. // -------- PMC_SCSR : (PMC Offset: 0x8) System Clock Status Register --------
  582. // -------- CKGR_MOR : (PMC Offset: 0x20) Main Oscillator Register --------
  583. // -------- CKGR_MCFR : (PMC Offset: 0x24) Main Clock Frequency Register --------
  584. // -------- CKGR_PLLR : (PMC Offset: 0x2c) PLL B Register --------
  585. // -------- PMC_MCKR : (PMC Offset: 0x30) Master Clock Register --------
  586. #define AT91C_PMC_CSS         (0x3 <<  0) // (PMC) Programmable Clock Selection
  587. #define  AT91C_PMC_CSS_SLOW_CLK             (0x0) // (PMC) Slow Clock is selected
  588. #define  AT91C_PMC_CSS_MAIN_CLK             (0x1) // (PMC) Main Clock is selected
  589. #define  AT91C_PMC_CSS_PLL_CLK              (0x3) // (PMC) Clock from PLL is selected
  590. #define AT91C_PMC_PRES        (0x7 <<  2) // (PMC) Programmable Clock Prescaler
  591. #define  AT91C_PMC_PRES_CLK                  (0x0 <<  2) // (PMC) Selected clock
  592. #define  AT91C_PMC_PRES_CLK_2                (0x1 <<  2) // (PMC) Selected clock divided by 2
  593. #define  AT91C_PMC_PRES_CLK_4                (0x2 <<  2) // (PMC) Selected clock divided by 4
  594. #define  AT91C_PMC_PRES_CLK_8                (0x3 <<  2) // (PMC) Selected clock divided by 8
  595. #define  AT91C_PMC_PRES_CLK_16               (0x4 <<  2) // (PMC) Selected clock divided by 16
  596. #define  AT91C_PMC_PRES_CLK_32               (0x5 <<  2) // (PMC) Selected clock divided by 32
  597. #define  AT91C_PMC_PRES_CLK_64               (0x6 <<  2) // (PMC) Selected clock divided by 64
  598. // -------- PMC_PCKR : (PMC Offset: 0x40) Programmable Clock Register --------
  599. // -------- PMC_IER : (PMC Offset: 0x60) PMC Interrupt Enable Register --------
  600. #define AT91C_PMC_MOSCS       (0x1 <<  0) // (PMC) MOSC Status/Enable/Disable/Mask
  601. #define AT91C_PMC_LOCK        (0x1 <<  2) // (PMC) PLL Status/Enable/Disable/Mask
  602. #define AT91C_PMC_MCKRDY      (0x1 <<  3) // (PMC) MCK_RDY Status/Enable/Disable/Mask
  603. #define AT91C_PMC_PCK0RDY     (0x1 <<  8) // (PMC) PCK0_RDY Status/Enable/Disable/Mask
  604. #define AT91C_PMC_PCK1RDY     (0x1 <<  9) // (PMC) PCK1_RDY Status/Enable/Disable/Mask
  605. #define AT91C_PMC_PCK2RDY     (0x1 << 10) // (PMC) PCK2_RDY Status/Enable/Disable/Mask
  606. #define AT91C_PMC_PCK3RDY     (0x1 << 11) // (PMC) PCK3_RDY Status/Enable/Disable/Mask
  607. // -------- PMC_IDR : (PMC Offset: 0x64) PMC Interrupt Disable Register --------
  608. // -------- PMC_SR : (PMC Offset: 0x68) PMC Status Register --------
  609. // -------- PMC_IMR : (PMC Offset: 0x6c) PMC Interrupt Mask Register --------
  611. // *****************************************************************************
  612. //              SOFTWARE API DEFINITION  FOR Reset Controller Interface
  613. // *****************************************************************************
  614. #ifndef __ASSEMBLY__
  615. typedef struct _AT91S_RSTC {
  616. AT91_REG  RSTC_RCR;  // Reset Control Register
  617. AT91_REG  RSTC_RSR;  // Reset Status Register
  618. AT91_REG  RSTC_RMR;  // Reset Mode Register
  619. } AT91S_RSTC, *AT91PS_RSTC;
  620. #else
  621. #define RSTC_RCR        (AT91_CAST(AT91_REG *)  0x00000000) // (RSTC_RCR) Reset Control Register
  622. #define RSTC_RSR        (AT91_CAST(AT91_REG *)  0x00000004) // (RSTC_RSR) Reset Status Register
  623. #define RSTC_RMR        (AT91_CAST(AT91_REG *)  0x00000008) // (RSTC_RMR) Reset Mode Register
  625. #endif
  626. // -------- RSTC_RCR : (RSTC Offset: 0x0) Reset Control Register --------
  627. #define AT91C_RSTC_PROCRST    (0x1 <<  0) // (RSTC) Processor Reset
  628. #define AT91C_RSTC_PERRST     (0x1 <<  2) // (RSTC) Peripheral Reset
  629. #define AT91C_RSTC_EXTRST     (0x1 <<  3) // (RSTC) External Reset
  630. #define AT91C_RSTC_KEY        (0xFF << 24) // (RSTC) Password
  631. // -------- RSTC_RSR : (RSTC Offset: 0x4) Reset Status Register --------
  632. #define AT91C_RSTC_URSTS      (0x1 <<  0) // (RSTC) User Reset Status
  633. #define AT91C_RSTC_BODSTS     (0x1 <<  1) // (RSTC) Brownout Detection Status
  634. #define AT91C_RSTC_RSTTYP     (0x7 <<  8) // (RSTC) Reset Type
  635. #define  AT91C_RSTC_RSTTYP_POWERUP              (0x0 <<  8) // (RSTC) Power-up Reset. VDDCORE rising.
  636. #define  AT91C_RSTC_RSTTYP_WAKEUP               (0x1 <<  8) // (RSTC) WakeUp Reset. VDDCORE rising.
  637. #define  AT91C_RSTC_RSTTYP_WATCHDOG             (0x2 <<  8) // (RSTC) Watchdog Reset. Watchdog overflow occured.
  638. #define  AT91C_RSTC_RSTTYP_SOFTWARE             (0x3 <<  8) // (RSTC) Software Reset. Processor reset required by the software.
  639. #define  AT91C_RSTC_RSTTYP_USER                 (0x4 <<  8) // (RSTC) User Reset. NRST pin detected low.
  640. #define  AT91C_RSTC_RSTTYP_BROWNOUT             (0x5 <<  8) // (RSTC) Brownout Reset occured.
  641. #define AT91C_RSTC_NRSTL      (0x1 << 16) // (RSTC) NRST pin level
  642. #define AT91C_RSTC_SRCMP      (0x1 << 17) // (RSTC) Software Reset Command in Progress.
  643. // -------- RSTC_RMR : (RSTC Offset: 0x8) Reset Mode Register --------
  644. #define AT91C_RSTC_URSTEN     (0x1 <<  0) // (RSTC) User Reset Enable
  645. #define AT91C_RSTC_URSTIEN    (0x1 <<  4) // (RSTC) User Reset Interrupt Enable
  646. #define AT91C_RSTC_ERSTL      (0xF <<  8) // (RSTC) User Reset Length
  647. #define AT91C_RSTC_BODIEN     (0x1 << 16) // (RSTC) Brownout Detection Interrupt Enable
  649. // *****************************************************************************
  650. //              SOFTWARE API DEFINITION  FOR Real Time Timer Controller Interface
  651. // *****************************************************************************
  652. #ifndef __ASSEMBLY__
  653. typedef struct _AT91S_RTTC {
  654. AT91_REG  RTTC_RTMR;  // Real-time Mode Register
  655. AT91_REG  RTTC_RTAR;  // Real-time Alarm Register
  656. AT91_REG  RTTC_RTVR;  // Real-time Value Register
  657. AT91_REG  RTTC_RTSR;  // Real-time Status Register
  658. } AT91S_RTTC, *AT91PS_RTTC;
  659. #else
  660. #define RTTC_RTMR       (AT91_CAST(AT91_REG *)  0x00000000) // (RTTC_RTMR) Real-time Mode Register
  661. #define RTTC_RTAR       (AT91_CAST(AT91_REG *)  0x00000004) // (RTTC_RTAR) Real-time Alarm Register
  662. #define RTTC_RTVR       (AT91_CAST(AT91_REG *)  0x00000008) // (RTTC_RTVR) Real-time Value Register
  663. #define RTTC_RTSR       (AT91_CAST(AT91_REG *)  0x0000000C) // (RTTC_RTSR) Real-time Status Register
  665. #endif
  666. // -------- RTTC_RTMR : (RTTC Offset: 0x0) Real-time Mode Register --------
  667. #define AT91C_RTTC_RTPRES     (0xFFFF <<  0) // (RTTC) Real-time Timer Prescaler Value
  668. #define AT91C_RTTC_ALMIEN     (0x1 << 16) // (RTTC) Alarm Interrupt Enable
  669. #define AT91C_RTTC_RTTINCIEN  (0x1 << 17) // (RTTC) Real Time Timer Increment Interrupt Enable
  670. #define AT91C_RTTC_RTTRST     (0x1 << 18) // (RTTC) Real Time Timer Restart
  671. // -------- RTTC_RTAR : (RTTC Offset: 0x4) Real-time Alarm Register --------
  672. #define AT91C_RTTC_ALMV       (0x0 <<  0) // (RTTC) Alarm Value
  673. // -------- RTTC_RTVR : (RTTC Offset: 0x8) Current Real-time Value Register --------
  674. #define AT91C_RTTC_CRTV       (0x0 <<  0) // (RTTC) Current Real-time Value
  675. // -------- RTTC_RTSR : (RTTC Offset: 0xc) Real-time Status Register --------
  676. #define AT91C_RTTC_ALMS       (0x1 <<  0) // (RTTC) Real-time Alarm Status
  677. #define AT91C_RTTC_RTTINC     (0x1 <<  1) // (RTTC) Real-time Timer Increment
  679. // *****************************************************************************
  680. //              SOFTWARE API DEFINITION  FOR Periodic Interval Timer Controller Interface
  681. // *****************************************************************************
  682. #ifndef __ASSEMBLY__
  683. typedef struct _AT91S_PITC {
  684. AT91_REG  PITC_PIMR;  // Period Interval Mode Register
  685. AT91_REG  PITC_PISR;  // Period Interval Status Register
  686. AT91_REG  PITC_PIVR;  // Period Interval Value Register
  687. AT91_REG  PITC_PIIR;  // Period Interval Image Register
  688. } AT91S_PITC, *AT91PS_PITC;
  689. #else
  690. #define PITC_PIMR       (AT91_CAST(AT91_REG *)  0x00000000) // (PITC_PIMR) Period Interval Mode Register
  691. #define PITC_PISR       (AT91_CAST(AT91_REG *)  0x00000004) // (PITC_PISR) Period Interval Status Register
  692. #define PITC_PIVR       (AT91_CAST(AT91_REG *)  0x00000008) // (PITC_PIVR) Period Interval Value Register
  693. #define PITC_PIIR       (AT91_CAST(AT91_REG *)  0x0000000C) // (PITC_PIIR) Period Interval Image Register
  695. #endif
  696. // -------- PITC_PIMR : (PITC Offset: 0x0) Periodic Interval Mode Register --------
  697. #define AT91C_PITC_PIV        (0xFFFFF <<  0) // (PITC) Periodic Interval Value
  698. #define AT91C_PITC_PITEN      (0x1 << 24) // (PITC) Periodic Interval Timer Enabled
  699. #define AT91C_PITC_PITIEN     (0x1 << 25) // (PITC) Periodic Interval Timer Interrupt Enable
  700. // -------- PITC_PISR : (PITC Offset: 0x4) Periodic Interval Status Register --------
  701. #define AT91C_PITC_PITS       (0x1 <<  0) // (PITC) Periodic Interval Timer Status
  702. // -------- PITC_PIVR : (PITC Offset: 0x8) Periodic Interval Value Register --------
  703. #define AT91C_PITC_CPIV       (0xFFFFF <<  0) // (PITC) Current Periodic Interval Value
  704. #define AT91C_PITC_PICNT      (0xFFF << 20) // (PITC) Periodic Interval Counter
  705. // -------- PITC_PIIR : (PITC Offset: 0xc) Periodic Interval Image Register --------
  707. // *****************************************************************************
  708. //              SOFTWARE API DEFINITION  FOR Watchdog Timer Controller Interface
  709. // *****************************************************************************
  710. #ifndef __ASSEMBLY__
  711. typedef struct _AT91S_WDTC {
  712. AT91_REG  WDTC_WDCR;  // Watchdog Control Register
  713. AT91_REG  WDTC_WDMR;  // Watchdog Mode Register
  714. AT91_REG  WDTC_WDSR;  // Watchdog Status Register
  715. } AT91S_WDTC, *AT91PS_WDTC;
  716. #else
  717. #define WDTC_WDCR       (AT91_CAST(AT91_REG *)  0x00000000) // (WDTC_WDCR) Watchdog Control Register
  718. #define WDTC_WDMR       (AT91_CAST(AT91_REG *)  0x00000004) // (WDTC_WDMR) Watchdog Mode Register
  719. #define WDTC_WDSR       (AT91_CAST(AT91_REG *)  0x00000008) // (WDTC_WDSR) Watchdog Status Register
  721. #endif
  722. // -------- WDTC_WDCR : (WDTC Offset: 0x0) Periodic Interval Image Register --------
  723. #define AT91C_WDTC_WDRSTT     (0x1 <<  0) // (WDTC) Watchdog Restart
  724. #define AT91C_WDTC_KEY        (0xFF << 24) // (WDTC) Watchdog KEY Password
  725. // -------- WDTC_WDMR : (WDTC Offset: 0x4) Watchdog Mode Register --------
  726. #define AT91C_WDTC_WDV        (0xFFF <<  0) // (WDTC) Watchdog Timer Restart
  727. #define AT91C_WDTC_WDFIEN     (0x1 << 12) // (WDTC) Watchdog Fault Interrupt Enable
  728. #define AT91C_WDTC_WDRSTEN    (0x1 << 13) // (WDTC) Watchdog Reset Enable
  729. #define AT91C_WDTC_WDRPROC    (0x1 << 14) // (WDTC) Watchdog Timer Restart
  730. #define AT91C_WDTC_WDDIS      (0x1 << 15) // (WDTC) Watchdog Disable
  731. #define AT91C_WDTC_WDD        (0xFFF << 16) // (WDTC) Watchdog Delta Value
  732. #define AT91C_WDTC_WDDBGHLT   (0x1 << 28) // (WDTC) Watchdog Debug Halt
  733. #define AT91C_WDTC_WDIDLEHLT  (0x1 << 29) // (WDTC) Watchdog Idle Halt
  734. // -------- WDTC_WDSR : (WDTC Offset: 0x8) Watchdog Status Register --------
  735. #define AT91C_WDTC_WDUNF      (0x1 <<  0) // (WDTC) Watchdog Underflow
  736. #define AT91C_WDTC_WDERR      (0x1 <<  1) // (WDTC) Watchdog Error
  738. // *****************************************************************************
  739. //              SOFTWARE API DEFINITION  FOR Voltage Regulator Mode Controller Interface
  740. // *****************************************************************************
  741. #ifndef __ASSEMBLY__
  742. typedef struct _AT91S_VREG {
  743. AT91_REG  VREG_MR;  // Voltage Regulator Mode Register
  744. } AT91S_VREG, *AT91PS_VREG;
  745. #else
  746. #define VREG_MR         (AT91_CAST(AT91_REG *)  0x00000000) // (VREG_MR) Voltage Regulator Mode Register
  748. #endif
  749. // -------- VREG_MR : (VREG Offset: 0x0) Voltage Regulator Mode Register --------
  750. #define AT91C_VREG_PSTDBY     (0x1 <<  0) // (VREG) Voltage Regulator Power Standby Mode
  752. // *****************************************************************************
  753. //              SOFTWARE API DEFINITION  FOR Embedded Flash Controller Interface
  754. // *****************************************************************************
  755. #ifndef __ASSEMBLY__
  756. typedef struct _AT91S_EFC {
  757. AT91_REG  EFC_FMR;  // MC Flash Mode Register
  758. AT91_REG  EFC_FCR;  // MC Flash Command Register
  759. AT91_REG  EFC_FSR;  // MC Flash Status Register
  760. AT91_REG  EFC_VR;  // MC Flash Version Register
  761. } AT91S_EFC, *AT91PS_EFC;
  762. #else
  763. #define MC_FMR          (AT91_CAST(AT91_REG *)  0x00000000) // (MC_FMR) MC Flash Mode Register
  764. #define MC_FCR          (AT91_CAST(AT91_REG *)  0x00000004) // (MC_FCR) MC Flash Command Register
  765. #define MC_FSR          (AT91_CAST(AT91_REG *)  0x00000008) // (MC_FSR) MC Flash Status Register
  766. #define MC_VR           (AT91_CAST(AT91_REG *)  0x0000000C) // (MC_VR) MC Flash Version Register
  768. #endif
  769. // -------- MC_FMR : (EFC Offset: 0x0) MC Flash Mode Register --------
  770. #define AT91C_MC_FRDY         (0x1 <<  0) // (EFC) Flash Ready
  771. #define AT91C_MC_LOCKE        (0x1 <<  2) // (EFC) Lock Error
  772. #define AT91C_MC_PROGE        (0x1 <<  3) // (EFC) Programming Error
  773. #define AT91C_MC_NEBP         (0x1 <<  7) // (EFC) No Erase Before Programming
  774. #define AT91C_MC_FWS          (0x3 <<  8) // (EFC) Flash Wait State
  775. #define  AT91C_MC_FWS_0FWS                 (0x0 <<  8) // (EFC) 1 cycle for Read, 2 for Write operations
  776. #define  AT91C_MC_FWS_1FWS                 (0x1 <<  8) // (EFC) 2 cycles for Read, 3 for Write operations
  777. #define  AT91C_MC_FWS_2FWS                 (0x2 <<  8) // (EFC) 3 cycles for Read, 4 for Write operations
  778. #define  AT91C_MC_FWS_3FWS                 (0x3 <<  8) // (EFC) 4 cycles for Read, 4 for Write operations
  779. #define AT91C_MC_FMCN         (0xFF << 16) // (EFC) Flash Microsecond Cycle Number
  780. // -------- MC_FCR : (EFC Offset: 0x4) MC Flash Command Register --------
  781. #define AT91C_MC_FCMD         (0xF <<  0) // (EFC) Flash Command
  782. #define  AT91C_MC_FCMD_START_PROG           (0x1) // (EFC) Starts the programming of th epage specified by PAGEN.
  783. #define  AT91C_MC_FCMD_LOCK                 (0x2) // (EFC) Starts a lock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.
  784. #define  AT91C_MC_FCMD_PROG_AND_LOCK        (0x3) // (EFC) The lock sequence automatically happens after the programming sequence is completed.
  785. #define  AT91C_MC_FCMD_UNLOCK               (0x4) // (EFC) Starts an unlock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.
  786. #define  AT91C_MC_FCMD_ERASE_ALL            (0x8) // (EFC) Starts the erase of the entire flash.If at least a page is locked, the command is cancelled.
  787. #define  AT91C_MC_FCMD_SET_GP_NVM           (0xB) // (EFC) Set General Purpose NVM bits.
  788. #define  AT91C_MC_FCMD_CLR_GP_NVM           (0xD) // (EFC) Clear General Purpose NVM bits.
  789. #define  AT91C_MC_FCMD_SET_SECURITY         (0xF) // (EFC) Set Security Bit.
  790. #define AT91C_MC_PAGEN        (0x3FF <<  8) // (EFC) Page Number
  791. #define AT91C_MC_KEY          (0xFF << 24) // (EFC) Writing Protect Key
  792. // -------- MC_FSR : (EFC Offset: 0x8) MC Flash Command Register --------
  793. #define AT91C_MC_SECURITY     (0x1 <<  4) // (EFC) Security Bit Status
  794. #define AT91C_MC_GPNVM0       (0x1 <<  8) // (EFC) Sector 0 Lock Status
  795. #define AT91C_MC_GPNVM1       (0x1 <<  9) // (EFC) Sector 1 Lock Status
  796. #define AT91C_MC_GPNVM2       (0x1 << 10) // (EFC) Sector 2 Lock Status
  797. #define AT91C_MC_GPNVM3       (0x1 << 11) // (EFC) Sector 3 Lock Status
  798. #define AT91C_MC_GPNVM4       (0x1 << 12) // (EFC) Sector 4 Lock Status
  799. #define AT91C_MC_GPNVM5       (0x1 << 13) // (EFC) Sector 5 Lock Status
  800. #define AT91C_MC_GPNVM6       (0x1 << 14) // (EFC) Sector 6 Lock Status
  801. #define AT91C_MC_GPNVM7       (0x1 << 15) // (EFC) Sector 7 Lock Status
  802. #define AT91C_MC_LOCKS0       (0x1 << 16) // (EFC) Sector 0 Lock Status
  803. #define AT91C_MC_LOCKS1       (0x1 << 17) // (EFC) Sector 1 Lock Status
  804. #define AT91C_MC_LOCKS2       (0x1 << 18) // (EFC) Sector 2 Lock Status
  805. #define AT91C_MC_LOCKS3       (0x1 << 19) // (EFC) Sector 3 Lock Status
  806. #define AT91C_MC_LOCKS4       (0x1 << 20) // (EFC) Sector 4 Lock Status
  807. #define AT91C_MC_LOCKS5       (0x1 << 21) // (EFC) Sector 5 Lock Status
  808. #define AT91C_MC_LOCKS6       (0x1 << 22) // (EFC) Sector 6 Lock Status
  809. #define AT91C_MC_LOCKS7       (0x1 << 23) // (EFC) Sector 7 Lock Status
  810. #define AT91C_MC_LOCKS8       (0x1 << 24) // (EFC) Sector 8 Lock Status
  811. #define AT91C_MC_LOCKS9       (0x1 << 25) // (EFC) Sector 9 Lock Status
  812. #define AT91C_MC_LOCKS10      (0x1 << 26) // (EFC) Sector 10 Lock Status
  813. #define AT91C_MC_LOCKS11      (0x1 << 27) // (EFC) Sector 11 Lock Status
  814. #define AT91C_MC_LOCKS12      (0x1 << 28) // (EFC) Sector 12 Lock Status
  815. #define AT91C_MC_LOCKS13      (0x1 << 29) // (EFC) Sector 13 Lock Status
  816. #define AT91C_MC_LOCKS14      (0x1 << 30) // (EFC) Sector 14 Lock Status
  817. #define AT91C_MC_LOCKS15      (0x1 << 31) // (EFC) Sector 15 Lock Status
  818. // -------- EFC_VR : (EFC Offset: 0xc) EFC version register --------
  819. #define AT91C_EFC_VERSION     (0xFFF <<  0) // (EFC) EFC version number
  820. #define AT91C_EFC_MFN         (0x7 << 16) // (EFC) EFC MFN
  822. // *****************************************************************************
  823. //              SOFTWARE API DEFINITION  FOR Memory Controller Interface
  824. // *****************************************************************************
  825. #ifndef __ASSEMBLY__
  826. typedef struct _AT91S_MC {
  827. AT91_REG  MC_RCR;  // MC Remap Control Register
  828. AT91_REG  MC_ASR;  // MC Abort Status Register
  829. AT91_REG  MC_AASR;  // MC Abort Address Status Register
  830. AT91_REG  Reserved0[1];  //
  831. AT91_REG  MC_PUIA[16];  // MC Protection Unit Area
  832. AT91_REG  MC_PUP;  // MC Protection Unit Peripherals
  833. AT91_REG  MC_PUER;  // MC Protection Unit Enable Register
  834. AT91_REG  Reserved1[2];  //
  835. AT91_REG  MC0_FMR;  // MC Flash Mode Register
  836. AT91_REG  MC0_FCR;  // MC Flash Command Register
  837. AT91_REG  MC0_FSR;  // MC Flash Status Register
  838. AT91_REG  MC0_VR;  // MC Flash Version Register
  839. AT91_REG  MC1_FMR;  // MC Flash Mode Register
  840. AT91_REG  MC1_FCR;  // MC Flash Command Register
  841. AT91_REG  MC1_FSR;  // MC Flash Status Register
  842. AT91_REG  MC1_VR;  // MC Flash Version Register
  843. } AT91S_MC, *AT91PS_MC;
  844. #else
  845. #define MC_RCR          (AT91_CAST(AT91_REG *)  0x00000000) // (MC_RCR) MC Remap Control Register
  846. #define MC_ASR          (AT91_CAST(AT91_REG *)  0x00000004) // (MC_ASR) MC Abort Status Register
  847. #define MC_AASR         (AT91_CAST(AT91_REG *)  0x00000008) // (MC_AASR) MC Abort Address Status Register
  848. #define MC_PUIA         (AT91_CAST(AT91_REG *)  0x00000010) // (MC_PUIA) MC Protection Unit Area
  849. #define MC_PUP          (AT91_CAST(AT91_REG *)  0x00000050) // (MC_PUP) MC Protection Unit Peripherals
  850. #define MC_PUER         (AT91_CAST(AT91_REG *)  0x00000054) // (MC_PUER) MC Protection Unit Enable Register
  852. #endif
  853. // -------- MC_RCR : (MC Offset: 0x0) MC Remap Control Register --------
  854. #define AT91C_MC_RCB          (0x1 <<  0) // (MC) Remap Command Bit
  855. // -------- MC_ASR : (MC Offset: 0x4) MC Abort Status Register --------
  856. #define AT91C_MC_UNDADD       (0x1 <<  0) // (MC) Undefined Addess Abort Status
  857. #define AT91C_MC_MISADD       (0x1 <<  1) // (MC) Misaligned Addess Abort Status
  858. #define AT91C_MC_MPU          (0x1 <<  2) // (MC) Memory protection Unit Abort Status
  859. #define AT91C_MC_ABTSZ        (0x3 <<  8) // (MC) Abort Size Status
  860. #define  AT91C_MC_ABTSZ_BYTE                 (0x0 <<  8) // (MC) Byte
  861. #define  AT91C_MC_ABTSZ_HWORD                (0x1 <<  8) // (MC) Half-word
  862. #define  AT91C_MC_ABTSZ_WORD                 (0x2 <<  8) // (MC) Word
  863. #define AT91C_MC_ABTTYP       (0x3 << 10) // (MC) Abort Type Status
  864. #define  AT91C_MC_ABTTYP_DATAR                (0x0 << 10) // (MC) Data Read
  865. #define  AT91C_MC_ABTTYP_DATAW                (0x1 << 10) // (MC) Data Write
  866. #define  AT91C_MC_ABTTYP_FETCH                (0x2 << 10) // (MC) Code Fetch
  867. #define AT91C_MC_MST0         (0x1 << 16) // (MC) Master 0 Abort Source
  868. #define AT91C_MC_MST1         (0x1 << 17) // (MC) Master 1 Abort Source
  869. #define AT91C_MC_SVMST0       (0x1 << 24) // (MC) Saved Master 0 Abort Source
  870. #define AT91C_MC_SVMST1       (0x1 << 25) // (MC) Saved Master 1 Abort Source
  871. // -------- MC_PUIA : (MC Offset: 0x10) MC Protection Unit Area --------
  872. #define AT91C_MC_PROT         (0x3 <<  0) // (MC) Protection
  873. #define  AT91C_MC_PROT_PNAUNA               (0x0) // (MC) Privilege: No Access, User: No Access
  874. #define  AT91C_MC_PROT_PRWUNA               (0x1) // (MC) Privilege: Read/Write, User: No Access
  875. #define  AT91C_MC_PROT_PRWURO               (0x2) // (MC) Privilege: Read/Write, User: Read Only
  876. #define  AT91C_MC_PROT_PRWURW               (0x3) // (MC) Privilege: Read/Write, User: Read/Write
  877. #define AT91C_MC_SIZE         (0xF <<  4) // (MC) Internal Area Size
  878. #define  AT91C_MC_SIZE_1KB                  (0x0 <<  4) // (MC) Area size 1KByte
  879. #define  AT91C_MC_SIZE_2KB                  (0x1 <<  4) // (MC) Area size 2KByte
  880. #define  AT91C_MC_SIZE_4KB                  (0x2 <<  4) // (MC) Area size 4KByte
  881. #define  AT91C_MC_SIZE_8KB                  (0x3 <<  4) // (MC) Area size 8KByte
  882. #define  AT91C_MC_SIZE_16KB                 (0x4 <<  4) // (MC) Area size 16KByte
  883. #define  AT91C_MC_SIZE_32KB                 (0x5 <<  4) // (MC) Area size 32KByte
  884. #define  AT91C_MC_SIZE_64KB                 (0x6 <<  4) // (MC) Area size 64KByte
  885. #define  AT91C_MC_SIZE_128KB                (0x7 <<  4) // (MC) Area size 128KByte
  886. #define  AT91C_MC_SIZE_256KB                (0x8 <<  4) // (MC) Area size 256KByte
  887. #define  AT91C_MC_SIZE_512KB                (0x9 <<  4) // (MC) Area size 512KByte
  888. #define  AT91C_MC_SIZE_1MB                  (0xA <<  4) // (MC) Area size 1MByte
  889. #define  AT91C_MC_SIZE_2MB                  (0xB <<  4) // (MC) Area size 2MByte
  890. #define  AT91C_MC_SIZE_4MB                  (0xC <<  4) // (MC) Area size 4MByte
  891. #define  AT91C_MC_SIZE_8MB                  (0xD <<  4) // (MC) Area size 8MByte
  892. #define  AT91C_MC_SIZE_16MB                 (0xE <<  4) // (MC) Area size 16MByte
  893. #define  AT91C_MC_SIZE_64MB                 (0xF <<  4) // (MC) Area size 64MByte
  894. #define AT91C_MC_BA           (0x3FFFF << 10) // (MC) Internal Area Base Address
  895. // -------- MC_PUP : (MC Offset: 0x50) MC Protection Unit Peripheral --------
  896. // -------- MC_PUER : (MC Offset: 0x54) MC Protection Unit Area --------
  897. #define AT91C_MC_PUEB         (0x1 <<  0) // (MC) Protection Unit enable Bit
  899. // *****************************************************************************
  900. //              SOFTWARE API DEFINITION  FOR Serial Parallel Interface
  901. // *****************************************************************************
  902. #ifndef __ASSEMBLY__
  903. typedef struct _AT91S_SPI {
  904. AT91_REG  SPI_CR;  // Control Register
  905. AT91_REG  SPI_MR;  // Mode Register
  906. AT91_REG  SPI_RDR;  // Receive Data Register
  907. AT91_REG  SPI_TDR;  // Transmit Data Register
  908. AT91_REG  SPI_SR;  // Status Register
  909. AT91_REG  SPI_IER;  // Interrupt Enable Register
  910. AT91_REG  SPI_IDR;  // Interrupt Disable Register
  911. AT91_REG  SPI_IMR;  // Interrupt Mask Register
  912. AT91_REG  Reserved0[4];  //
  913. AT91_REG  SPI_CSR[4];  // Chip Select Register
  914. AT91_REG  Reserved1[48];  //
  915. AT91_REG  SPI_RPR;  // Receive Pointer Register
  916. AT91_REG  SPI_RCR;  // Receive Counter Register
  917. AT91_REG  SPI_TPR;  // Transmit Pointer Register
  918. AT91_REG  SPI_TCR;  // Transmit Counter Register
  919. AT91_REG  SPI_RNPR;  // Receive Next Pointer Register
  920. AT91_REG  SPI_RNCR;  // Receive Next Counter Register
  921. AT91_REG  SPI_TNPR;  // Transmit Next Pointer Register
  922. AT91_REG  SPI_TNCR;  // Transmit Next Counter Register
  923. AT91_REG  SPI_PTCR;  // PDC Transfer Control Register
  924. AT91_REG  SPI_PTSR;  // PDC Transfer Status Register
  925. } AT91S_SPI, *AT91PS_SPI;
  926. #else
  927. #define SPI_CR          (AT91_CAST(AT91_REG *)  0x00000000) // (SPI_CR) Control Register
  928. #define SPI_MR          (AT91_CAST(AT91_REG *)  0x00000004) // (SPI_MR) Mode Register
  929. #define SPI_RDR         (AT91_CAST(AT91_REG *)  0x00000008) // (SPI_RDR) Receive Data Register
  930. #define SPI_TDR         (AT91_CAST(AT91_REG *)  0x0000000C) // (SPI_TDR) Transmit Data Register
  931. #define SPI_SR          (AT91_CAST(AT91_REG *)  0x00000010) // (SPI_SR) Status Register
  932. #define SPI_IER         (AT91_CAST(AT91_REG *)  0x00000014) // (SPI_IER) Interrupt Enable Register
  933. #define SPI_IDR         (AT91_CAST(AT91_REG *)  0x00000018) // (SPI_IDR) Interrupt Disable Register
  934. #define SPI_IMR         (AT91_CAST(AT91_REG *)  0x0000001C) // (SPI_IMR) Interrupt Mask Register
  935. #define SPI_CSR         (AT91_CAST(AT91_REG *)  0x00000030) // (SPI_CSR) Chip Select Register
  937. #endif
  938. // -------- SPI_CR : (SPI Offset: 0x0) SPI Control Register --------
  939. #define AT91C_SPI_SPIEN       (0x1 <<  0) // (SPI) SPI Enable
  940. #define AT91C_SPI_SPIDIS      (0x1 <<  1) // (SPI) SPI Disable
  941. #define AT91C_SPI_SWRST       (0x1 <<  7) // (SPI) SPI Software reset
  942. #define AT91C_SPI_LASTXFER    (0x1 << 24) // (SPI) SPI Last Transfer
  943. // -------- SPI_MR : (SPI Offset: 0x4) SPI Mode Register --------
  944. #define AT91C_SPI_MSTR        (0x1 <<  0) // (SPI) Master/Slave Mode
  945. #define AT91C_SPI_PS          (0x1 <<  1) // (SPI) Peripheral Select
  946. #define  AT91C_SPI_PS_FIXED                (0x0 <<  1) // (SPI) Fixed Peripheral Select
  947. #define  AT91C_SPI_PS_VARIABLE             (0x1 <<  1) // (SPI) Variable Peripheral Select
  948. #define AT91C_SPI_PCSDEC      (0x1 <<  2) // (SPI) Chip Select Decode
  949. #define AT91C_SPI_FDIV        (0x1 <<  3) // (SPI) Clock Selection
  950. #define AT91C_SPI_MODFDIS     (0x1 <<  4) // (SPI) Mode Fault Detection
  951. #define AT91C_SPI_LLB         (0x1 <<  7) // (SPI) Clock Selection
  952. #define AT91C_SPI_PCS         (0xF << 16) // (SPI) Peripheral Chip Select
  953. #define AT91C_SPI_DLYBCS      (0xFF << 24) // (SPI) Delay Between Chip Selects
  954. // -------- SPI_RDR : (SPI Offset: 0x8) Receive Data Register --------
  955. #define AT91C_SPI_RD          (0xFFFF <<  0) // (SPI) Receive Data
  956. #define AT91C_SPI_RPCS        (0xF << 16) // (SPI) Peripheral Chip Select Status
  957. // -------- SPI_TDR : (SPI Offset: 0xc) Transmit Data Register --------
  958. #define AT91C_SPI_TD          (0xFFFF <<  0) // (SPI) Transmit Data
  959. #define AT91C_SPI_TPCS        (0xF << 16) // (SPI) Peripheral Chip Select Status
  960. // -------- SPI_SR : (SPI Offset: 0x10) Status Register --------
  961. #define AT91C_SPI_RDRF        (0x1 <<  0) // (SPI) Receive Data Register Full
  962. #define AT91C_SPI_TDRE        (0x1 <<  1) // (SPI) Transmit Data Register Empty
  963. #define AT91C_SPI_MODF        (0x1 <<  2) // (SPI) Mode Fault Error
  964. #define AT91C_SPI_OVRES       (0x1 <<  3) // (SPI) Overrun Error Status
  965. #define AT91C_SPI_ENDRX       (0x1 <<  4) // (SPI) End of Receiver Transfer
  966. #define AT91C_SPI_ENDTX       (0x1 <<  5) // (SPI) End of Receiver Transfer
  967. #define AT91C_SPI_RXBUFF      (0x1 <<  6) // (SPI) RXBUFF Interrupt
  968. #define AT91C_SPI_TXBUFE      (0x1 <<  7) // (SPI) TXBUFE Interrupt
  969. #define AT91C_SPI_NSSR        (0x1 <<  8) // (SPI) NSSR Interrupt
  970. #define AT91C_SPI_TXEMPTY     (0x1 <<  9) // (SPI) TXEMPTY Interrupt
  971. #define AT91C_SPI_SPIENS      (0x1 << 16) // (SPI) Enable Status
  972. // -------- SPI_IER : (SPI Offset: 0x14) Interrupt Enable Register --------
  973. // -------- SPI_IDR : (SPI Offset: 0x18) Interrupt Disable Register --------
  974. // -------- SPI_IMR : (SPI Offset: 0x1c) Interrupt Mask Register --------
  975. // -------- SPI_CSR : (SPI Offset: 0x30) Chip Select Register --------
  976. #define AT91C_SPI_CPOL        (0x1 <<  0) // (SPI) Clock Polarity
  977. #define AT91C_SPI_NCPHA       (0x1 <<  1) // (SPI) Clock Phase
  978. #define AT91C_SPI_CSAAT       (0x1 <<  3) // (SPI) Chip Select Active After Transfer
  979. #define AT91C_SPI_BITS        (0xF <<  4) // (SPI) Bits Per Transfer
  980. #define  AT91C_SPI_BITS_8                    (0x0 <<  4) // (SPI) 8 Bits Per transfer
  981. #define  AT91C_SPI_BITS_9                    (0x1 <<  4) // (SPI) 9 Bits Per transfer
  982. #define  AT91C_SPI_BITS_10                   (0x2 <<  4) // (SPI) 10 Bits Per transfer
  983. #define  AT91C_SPI_BITS_11                   (0x3 <<  4) // (SPI) 11 Bits Per transfer
  984. #define  AT91C_SPI_BITS_12                   (0x4 <<  4) // (SPI) 12 Bits Per transfer
  985. #define  AT91C_SPI_BITS_13                   (0x5 <<  4) // (SPI) 13 Bits Per transfer
  986. #define  AT91C_SPI_BITS_14                   (0x6 <<  4) // (SPI) 14 Bits Per transfer
  987. #define  AT91C_SPI_BITS_15                   (0x7 <<  4) // (SPI) 15 Bits Per transfer
  988. #define  AT91C_SPI_BITS_16                   (0x8 <<  4) // (SPI) 16 Bits Per transfer
  989. #define AT91C_SPI_SCBR        (0xFF <<  8) // (SPI) Serial Clock Baud Rate
  990. #define AT91C_SPI_DLYBS       (0xFF << 16) // (SPI) Delay Before SPCK
  991. #define AT91C_SPI_DLYBCT      (0xFF << 24) // (SPI) Delay Between Consecutive Transfers
  993. // *****************************************************************************
  994. //              SOFTWARE API DEFINITION  FOR Usart
  995. // *****************************************************************************
  996. #ifndef __ASSEMBLY__
  997. typedef struct _AT91S_USART {
  998. AT91_REG  US_CR;  // Control Register
  999. AT91_REG  US_MR;  // Mode Register
  1000. AT91_REG  US_IER;  // Interrupt Enable Register
  1001. AT91_REG  US_IDR;  // Interrupt Disable Register
  1002. AT91_REG  US_IMR;  // Interrupt Mask Register
  1003. AT91_REG  US_CSR;  // Channel Status Register
  1004. AT91_REG  US_RHR;  // Receiver Holding Register
  1005. AT91_REG  US_THR;  // Transmitter Holding Register
  1006. AT91_REG  US_BRGR;  // Baud Rate Generator Register
  1007. AT91_REG  US_RTOR;  // Receiver Time-out Register
  1008. AT91_REG  US_TTGR;  // Transmitter Time-guard Register
  1009. AT91_REG  Reserved0[5];  //
  1010. AT91_REG  US_FIDI;  // FI_DI_Ratio Register
  1011. AT91_REG  US_NER;  // Nb Errors Register
  1012. AT91_REG  Reserved1[1];  //
  1013. AT91_REG  US_IF;  // IRDA_FILTER Register
  1014. AT91_REG  Reserved2[44];  //
  1015. AT91_REG  US_RPR;  // Receive Pointer Register
  1016. AT91_REG  US_RCR;  // Receive Counter Register
  1017. AT91_REG  US_TPR;  // Transmit Pointer Register
  1018. AT91_REG  US_TCR;  // Transmit Counter Register
  1019. AT91_REG  US_RNPR;  // Receive Next Pointer Register
  1020. AT91_REG  US_RNCR;  // Receive Next Counter Register
  1021. AT91_REG  US_TNPR;  // Transmit Next Pointer Register
  1022. AT91_REG  US_TNCR;  // Transmit Next Counter Register
  1023. AT91_REG  US_PTCR;  // PDC Transfer Control Register
  1024. AT91_REG  US_PTSR;  // PDC Transfer Status Register
  1025. } AT91S_USART, *AT91PS_USART;
  1026. #else
  1027. #define US_CR           (AT91_CAST(AT91_REG *)  0x00000000) // (US_CR) Control Register
  1028. #define US_MR           (AT91_CAST(AT91_REG *)  0x00000004) // (US_MR) Mode Register
  1029. #define US_IER          (AT91_CAST(AT91_REG *)  0x00000008) // (US_IER) Interrupt Enable Register
  1030. #define US_IDR          (AT91_CAST(AT91_REG *)  0x0000000C) // (US_IDR) Interrupt Disable Register
  1031. #define US_IMR          (AT91_CAST(AT91_REG *)  0x00000010) // (US_IMR) Interrupt Mask Register
  1032. #define US_CSR          (AT91_CAST(AT91_REG *)  0x00000014) // (US_CSR) Channel Status Register
  1033. #define US_RHR          (AT91_CAST(AT91_REG *)  0x00000018) // (US_RHR) Receiver Holding Register
  1034. #define US_THR          (AT91_CAST(AT91_REG *)  0x0000001C) // (US_THR) Transmitter Holding Register
  1035. #define US_BRGR         (AT91_CAST(AT91_REG *)  0x00000020) // (US_BRGR) Baud Rate Generator Register
  1036. #define US_RTOR         (AT91_CAST(AT91_REG *)  0x00000024) // (US_RTOR) Receiver Time-out Register
  1037. #define US_TTGR         (AT91_CAST(AT91_REG *)  0x00000028) // (US_TTGR) Transmitter Time-guard Register
  1038. #define US_FIDI         (AT91_CAST(AT91_REG *)  0x00000040) // (US_FIDI) FI_DI_Ratio Register
  1039. #define US_NER          (AT91_CAST(AT91_REG *)  0x00000044) // (US_NER) Nb Errors Register
  1040. #define US_IF           (AT91_CAST(AT91_REG *)  0x0000004C) // (US_IF) IRDA_FILTER Register
  1042. #endif
  1043. // -------- US_CR : (USART Offset: 0x0) Debug Unit Control Register --------
  1044. #define AT91C_US_STTBRK       (0x1 <<  9) // (USART) Start Break
  1045. #define AT91C_US_STPBRK       (0x1 << 10) // (USART) Stop Break
  1046. #define AT91C_US_STTTO        (0x1 << 11) // (USART) Start Time-out
  1047. #define AT91C_US_SENDA        (0x1 << 12) // (USART) Send Address
  1048. #define AT91C_US_RSTIT        (0x1 << 13) // (USART) Reset Iterations
  1049. #define AT91C_US_RSTNACK      (0x1 << 14) // (USART) Reset Non Acknowledge
  1050. #define AT91C_US_RETTO        (0x1 << 15) // (USART) Rearm Time-out
  1051. #define AT91C_US_DTREN        (0x1 << 16) // (USART) Data Terminal ready Enable
  1052. #define AT91C_US_DTRDIS       (0x1 << 17) // (USART) Data Terminal ready Disable
  1053. #define AT91C_US_RTSEN        (0x1 << 18) // (USART) Request to Send enable
  1054. #define AT91C_US_RTSDIS       (0x1 << 19) // (USART) Request to Send Disable
  1055. // -------- US_MR : (USART Offset: 0x4) Debug Unit Mode Register --------
  1056. #define AT91C_US_USMODE       (0xF <<  0) // (USART) Usart mode
  1057. #define  AT91C_US_USMODE_NORMAL               (0x0) // (USART) Normal
  1058. #define  AT91C_US_USMODE_RS485                (0x1) // (USART) RS485
  1059. #define  AT91C_US_USMODE_HWHSH                (0x2) // (USART) Hardware Handshaking
  1060. #define  AT91C_US_USMODE_MODEM                (0x3) // (USART) Modem
  1061. #define  AT91C_US_USMODE_ISO7816_0            (0x4) // (USART) ISO7816 protocol: T = 0
  1062. #define  AT91C_US_USMODE_ISO7816_1            (0x6) // (USART) ISO7816 protocol: T = 1
  1063. #define  AT91C_US_USMODE_IRDA                 (0x8) // (USART) IrDA
  1064. #define  AT91C_US_USMODE_SWHSH                (0xC) // (USART) Software Handshaking
  1065. #define AT91C_US_CLKS         (0x3 <<  4) // (USART) Clock Selection (Baud Rate generator Input Clock
  1066. #define  AT91C_US_CLKS_CLOCK                (0x0 <<  4) // (USART) Clock
  1067. #define  AT91C_US_CLKS_FDIV1                (0x1 <<  4) // (USART) fdiv1
  1068. #define  AT91C_US_CLKS_SLOW                 (0x2 <<  4) // (USART) slow_clock (ARM)
  1069. #define  AT91C_US_CLKS_EXT                  (0x3 <<  4) // (USART) External (SCK)
  1070. #define AT91C_US_CHRL         (0x3 <<  6) // (USART) Clock Selection (Baud Rate generator Input Clock
  1071. #define  AT91C_US_CHRL_5_BITS               (0x0 <<  6) // (USART) Character Length: 5 bits
  1072. #define  AT91C_US_CHRL_6_BITS               (0x1 <<  6) // (USART) Character Length: 6 bits
  1073. #define  AT91C_US_CHRL_7_BITS               (0x2 <<  6) // (USART) Character Length: 7 bits
  1074. #define  AT91C_US_CHRL_8_BITS               (0x3 <<  6) // (USART) Character Length: 8 bits
  1075. #define AT91C_US_SYNC         (0x1 <<  8) // (USART) Synchronous Mode Select
  1076. #define AT91C_US_NBSTOP       (0x3 << 12) // (USART) Number of Stop bits
  1077. #define  AT91C_US_NBSTOP_1_BIT                (0x0 << 12) // (USART) 1 stop bit
  1078. #define  AT91C_US_NBSTOP_15_BIT               (0x1 << 12) // (USART) Asynchronous (SYNC=0) 2 stop bits Synchronous (SYNC=1) 2 stop bits
  1079. #define  AT91C_US_NBSTOP_2_BIT                (0x2 << 12) // (USART) 2 stop bits
  1080. #define AT91C_US_MSBF         (0x1 << 16) // (USART) Bit Order
  1081. #define AT91C_US_MODE9        (0x1 << 17) // (USART) 9-bit Character length
  1082. #define AT91C_US_CKLO         (0x1 << 18) // (USART) Clock Output Select
  1083. #define AT91C_US_OVER         (0x1 << 19) // (USART) Over Sampling Mode
  1084. #define AT91C_US_INACK        (0x1 << 20) // (USART) Inhibit Non Acknowledge
  1085. #define AT91C_US_DSNACK       (0x1 << 21) // (USART) Disable Successive NACK
  1086. #define AT91C_US_MAX_ITER     (0x1 << 24) // (USART) Number of Repetitions
  1087. #define AT91C_US_FILTER       (0x1 << 28) // (USART) Receive Line Filter
  1088. // -------- US_IER : (USART Offset: 0x8) Debug Unit Interrupt Enable Register --------
  1089. #define AT91C_US_RXBRK        (0x1 <<  2) // (USART) Break Received/End of Break
  1090. #define AT91C_US_TIMEOUT      (0x1 <<  8) // (USART) Receiver Time-out
  1091. #define AT91C_US_ITERATION    (0x1 << 10) // (USART) Max number of Repetitions Reached
  1092. #define AT91C_US_NACK         (0x1 << 13) // (USART) Non Acknowledge
  1093. #define AT91C_US_RIIC         (0x1 << 16) // (USART) Ring INdicator Input Change Flag
  1094. #define AT91C_US_DSRIC        (0x1 << 17) // (USART) Data Set Ready Input Change Flag
  1095. #define AT91C_US_DCDIC        (0x1 << 18) // (USART) Data Carrier Flag
  1096. #define AT91C_US_CTSIC        (0x1 << 19) // (USART) Clear To Send Input Change Flag
  1097. // -------- US_IDR : (USART Offset: 0xc) Debug Unit Interrupt Disable Register --------
  1098. // -------- US_IMR : (USART Offset: 0x10) Debug Unit Interrupt Mask Register --------
  1099. // -------- US_CSR : (USART Offset: 0x14) Debug Unit Channel Status Register --------
  1100. #define AT91C_US_RI           (0x1 << 20) // (USART) Image of RI Input
  1101. #define AT91C_US_DSR          (0x1 << 21) // (USART) Image of DSR Input
  1102. #define AT91C_US_DCD          (0x1 << 22) // (USART) Image of DCD Input
  1103. #define AT91C_US_CTS          (0x1 << 23) // (USART) Image of CTS Input
  1105. // *****************************************************************************
  1106. //              SOFTWARE API DEFINITION  FOR Synchronous Serial Controller Interface
  1107. // *****************************************************************************
  1108. #ifndef __ASSEMBLY__
  1109. typedef struct _AT91S_SSC {
  1110. AT91_REG  SSC_CR;  // Control Register
  1111. AT91_REG  SSC_CMR;  // Clock Mode Register
  1112. AT91_REG  Reserved0[2];  //
  1113. AT91_REG  SSC_RCMR;  // Receive Clock ModeRegister
  1114. AT91_REG  SSC_RFMR;  // Receive Frame Mode Register
  1115. AT91_REG  SSC_TCMR;  // Transmit Clock Mode Register
  1116. AT91_REG  SSC_TFMR;  // Transmit Frame Mode Register
  1117. AT91_REG  SSC_RHR;  // Receive Holding Register
  1118. AT91_REG  SSC_THR;  // Transmit Holding Register
  1119. AT91_REG  Reserved1[2];  //
  1120. AT91_REG  SSC_RSHR;  // Receive Sync Holding Register
  1121. AT91_REG  SSC_TSHR;  // Transmit Sync Holding Register
  1122. AT91_REG  Reserved2[2];  //
  1123. AT91_REG  SSC_SR;  // Status Register
  1124. AT91_REG  SSC_IER;  // Interrupt Enable Register
  1125. AT91_REG  SSC_IDR;  // Interrupt Disable Register
  1126. AT91_REG  SSC_IMR;  // Interrupt Mask Register
  1127. AT91_REG  Reserved3[44];  //
  1128. AT91_REG  SSC_RPR;  // Receive Pointer Register
  1129. AT91_REG  SSC_RCR;  // Receive Counter Register
  1130. AT91_REG  SSC_TPR;  // Transmit Pointer Register
  1131. AT91_REG  SSC_TCR;  // Transmit Counter Register
  1132. AT91_REG  SSC_RNPR;  // Receive Next Pointer Register
  1133. AT91_REG  SSC_RNCR;  // Receive Next Counter Register
  1134. AT91_REG  SSC_TNPR;  // Transmit Next Pointer Register
  1135. AT91_REG  SSC_TNCR;  // Transmit Next Counter Register
  1136. AT91_REG  SSC_PTCR;  // PDC Transfer Control Register
  1137. AT91_REG  SSC_PTSR;  // PDC Transfer Status Register
  1138. } AT91S_SSC, *AT91PS_SSC;
  1139. #else
  1140. #define SSC_CR          (AT91_CAST(AT91_REG *)  0x00000000) // (SSC_CR) Control Register
  1141. #define SSC_CMR         (AT91_CAST(AT91_REG *)  0x00000004) // (SSC_CMR) Clock Mode Register
  1142. #define SSC_RCMR        (AT91_CAST(AT91_REG *)  0x00000010) // (SSC_RCMR) Receive Clock ModeRegister
  1143. #define SSC_RFMR        (AT91_CAST(AT91_REG *)  0x00000014) // (SSC_RFMR) Receive Frame Mode Register
  1144. #define SSC_TCMR        (AT91_CAST(AT91_REG *)  0x00000018) // (SSC_TCMR) Transmit Clock Mode Register
  1145. #define SSC_TFMR        (AT91_CAST(AT91_REG *)  0x0000001C) // (SSC_TFMR) Transmit Frame Mode Register
  1146. #define SSC_RHR         (AT91_CAST(AT91_REG *)  0x00000020) // (SSC_RHR) Receive Holding Register
  1147. #define SSC_THR         (AT91_CAST(AT91_REG *)  0x00000024) // (SSC_THR) Transmit Holding Register
  1148. #define SSC_RSHR        (AT91_CAST(AT91_REG *)  0x00000030) // (SSC_RSHR) Receive Sync Holding Register
  1149. #define SSC_TSHR        (AT91_CAST(AT91_REG *)  0x00000034) // (SSC_TSHR) Transmit Sync Holding Register
  1150. #define SSC_SR          (AT91_CAST(AT91_REG *)  0x00000040) // (SSC_SR) Status Register
  1151. #define SSC_IER         (AT91_CAST(AT91_REG *)  0x00000044) // (SSC_IER) Interrupt Enable Register
  1152. #define SSC_IDR         (AT91_CAST(AT91_REG *)  0x00000048) // (SSC_IDR) Interrupt Disable Register
  1153. #define SSC_IMR         (AT91_CAST(AT91_REG *)  0x0000004C) // (SSC_IMR) Interrupt Mask Register
  1155. #endif
  1156. // -------- SSC_CR : (SSC Offset: 0x0) SSC Control Register --------
  1157. #define AT91C_SSC_RXEN        (0x1 <<  0) // (SSC) Receive Enable
  1158. #define AT91C_SSC_RXDIS       (0x1 <<  1) // (SSC) Receive Disable
  1159. #define AT91C_SSC_TXEN        (0x1 <<  8) // (SSC) Transmit Enable
  1160. #define AT91C_SSC_TXDIS       (0x1 <<  9) // (SSC) Transmit Disable
  1161. #define AT91C_SSC_SWRST       (0x1 << 15) // (SSC) Software Reset
  1162. // -------- SSC_RCMR : (SSC Offset: 0x10) SSC Receive Clock Mode Register --------
  1163. #define AT91C_SSC_CKS         (0x3 <<  0) // (SSC) Receive/Transmit Clock Selection
  1164. #define  AT91C_SSC_CKS_DIV                  (0x0) // (SSC) Divided Clock
  1165. #define  AT91C_SSC_CKS_TK                   (0x1) // (SSC) TK Clock signal
  1166. #define  AT91C_SSC_CKS_RK                   (0x2) // (SSC) RK pin
  1167. #define AT91C_SSC_CKO         (0x7 <<  2) // (SSC) Receive/Transmit Clock Output Mode Selection
  1168. #define  AT91C_SSC_CKO_NONE                 (0x0 <<  2) // (SSC) Receive/Transmit Clock Output Mode: None RK pin: Input-only
  1169. #define  AT91C_SSC_CKO_CONTINOUS            (0x1 <<  2) // (SSC) Continuous Receive/Transmit Clock RK pin: Output
  1170. #define  AT91C_SSC_CKO_DATA_TX              (0x2 <<  2) // (SSC) Receive/Transmit Clock only during data transfers RK pin: Output
  1171. #define AT91C_SSC_CKI         (0x1 <<  5) // (SSC) Receive/Transmit Clock Inversion
  1172. #define AT91C_SSC_CKG         (0x3 <<  6) // (SSC) Receive/Transmit Clock Gating Selection
  1173. #define  AT91C_SSC_CKG_NONE                 (0x0 <<  6) // (SSC) Receive/Transmit Clock Gating: None, continuous clock
  1174. #define  AT91C_SSC_CKG_LOW                  (0x1 <<  6) // (SSC) Receive/Transmit Clock enabled only if RF Low
  1175. #define  AT91C_SSC_CKG_HIGH                 (0x2 <<  6) // (SSC) Receive/Transmit Clock enabled only if RF High
  1176. #define AT91C_SSC_START       (0xF <<  8) // (SSC) Receive/Transmit Start Selection
  1177. #define  AT91C_SSC_START_CONTINOUS            (0x0 <<  8) // (SSC) Continuous, as soon as the receiver is enabled, and immediately after the end of transfer of the previous data.
  1178. #define  AT91C_SSC_START_TX                   (0x1 <<  8) // (SSC) Transmit/Receive start
  1179. #define  AT91C_SSC_START_LOW_RF               (0x2 <<  8) // (SSC) Detection of a low level on RF input
  1180. #define  AT91C_SSC_START_HIGH_RF              (0x3 <<  8) // (SSC) Detection of a high level on RF input
  1181. #define  AT91C_SSC_START_FALL_RF              (0x4 <<  8) // (SSC) Detection of a falling edge on RF input
  1182. #define  AT91C_SSC_START_RISE_RF              (0x5 <<  8) // (SSC) Detection of a rising edge on RF input
  1183. #define  AT91C_SSC_START_LEVEL_RF             (0x6 <<  8) // (SSC) Detection of any level change on RF input
  1184. #define  AT91C_SSC_START_EDGE_RF              (0x7 <<  8) // (SSC) Detection of any edge on RF input
  1185. #define  AT91C_SSC_START_0                    (0x8 <<  8) // (SSC) Compare 0
  1186. #define AT91C_SSC_STOP        (0x1 << 12) // (SSC) Receive Stop Selection
  1187. #define AT91C_SSC_STTDLY      (0xFF << 16) // (SSC) Receive/Transmit Start Delay
  1188. #define AT91C_SSC_PERIOD      (0xFF << 24) // (SSC) Receive/Transmit Period Divider Selection
  1189. // -------- SSC_RFMR : (SSC Offset: 0x14) SSC Receive Frame Mode Register --------
  1190. #define AT91C_SSC_DATLEN      (0x1F <<  0) // (SSC) Data Length
  1191. #define AT91C_SSC_LOOP        (0x1 <<  5) // (SSC) Loop Mode
  1192. #define AT91C_SSC_MSBF        (0x1 <<  7) // (SSC) Most Significant Bit First
  1193. #define AT91C_SSC_DATNB       (0xF <<  8) // (SSC) Data Number per Frame
  1194. #define AT91C_SSC_FSLEN       (0xF << 16) // (SSC) Receive/Transmit Frame Sync length
  1195. #define AT91C_SSC_FSOS        (0x7 << 20) // (SSC) Receive/Transmit Frame Sync Output Selection
  1196. #define  AT91C_SSC_FSOS_NONE                 (0x0 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: None RK pin Input-only
  1197. #define  AT91C_SSC_FSOS_NEGATIVE             (0x1 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Negative Pulse
  1198. #define  AT91C_SSC_FSOS_POSITIVE             (0x2 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Positive Pulse
  1199. #define  AT91C_SSC_FSOS_LOW                  (0x3 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Driver Low during data transfer
  1200. #define  AT91C_SSC_FSOS_HIGH                 (0x4 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Driver High during data transfer
  1201. #define  AT91C_SSC_FSOS_TOGGLE               (0x5 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Toggling at each start of data transfer
  1202. #define AT91C_SSC_FSEDGE      (0x1 << 24) // (SSC) Frame Sync Edge Detection
  1203. // -------- SSC_TCMR : (SSC Offset: 0x18) SSC Transmit Clock Mode Register --------
  1204. // -------- SSC_TFMR : (SSC Offset: 0x1c) SSC Transmit Frame Mode Register --------
  1205. #define AT91C_SSC_DATDEF      (0x1 <<  5) // (SSC) Data Default Value
  1206. #define AT91C_SSC_FSDEN       (0x1 << 23) // (SSC) Frame Sync Data Enable
  1207. // -------- SSC_SR : (SSC Offset: 0x40) SSC Status Register --------
  1208. #define AT91C_SSC_TXRDY       (0x1 <<  0) // (SSC) Transmit Ready
  1209. #define AT91C_SSC_TXEMPTY     (0x1 <<  1) // (SSC) Transmit Empty
  1210. #define AT91C_SSC_ENDTX       (0x1 <<  2) // (SSC) End Of Transmission
  1211. #define AT91C_SSC_TXBUFE      (0x1 <<  3) // (SSC) Transmit Buffer Empty
  1212. #define AT91C_SSC_RXRDY       (0x1 <<  4) // (SSC) Receive Ready
  1213. #define AT91C_SSC_OVRUN       (0x1 <<  5) // (SSC) Receive Overrun
  1214. #define AT91C_SSC_ENDRX       (0x1 <<  6) // (SSC) End of Reception
  1215. #define AT91C_SSC_RXBUFF      (0x1 <<  7) // (SSC) Receive Buffer Full
  1216. #define AT91C_SSC_CP0         (0x1 <<  8) // (SSC) Compare 0
  1217. #define AT91C_SSC_CP1         (0x1 <<  9) // (SSC) Compare 1
  1218. #define AT91C_SSC_TXSYN       (0x1 << 10) // (SSC) Transmit Sync
  1219. #define AT91C_SSC_RXSYN       (0x1 << 11) // (SSC) Receive Sync
  1220. #define AT91C_SSC_TXENA       (0x1 << 16) // (SSC) Transmit Enable
  1221. #define AT91C_SSC_RXENA       (0x1 << 17) // (SSC) Receive Enable
  1222. // -------- SSC_IER : (SSC Offset: 0x44) SSC Interrupt Enable Register --------
  1223. // -------- SSC_IDR : (SSC Offset: 0x48) SSC Interrupt Disable Register --------
  1224. // -------- SSC_IMR : (SSC Offset: 0x4c) SSC Interrupt Mask Register --------
  1226. // *****************************************************************************
  1227. //              SOFTWARE API DEFINITION  FOR Two-wire Interface
  1228. // *****************************************************************************
  1229. #ifndef __ASSEMBLY__
  1230. typedef struct _AT91S_TWI {
  1231. AT91_REG  TWI_CR;  // Control Register
  1232. AT91_REG  TWI_MMR;  // Master Mode Register
  1233. AT91_REG  Reserved0[1];  //
  1234. AT91_REG  TWI_IADR;  // Internal Address Register
  1235. AT91_REG  TWI_CWGR;  // Clock Waveform Generator Register
  1236. AT91_REG  Reserved1[3];  //
  1237. AT91_REG  TWI_SR;  // Status Register
  1238. AT91_REG  TWI_IER;  // Interrupt Enable Register
  1239. AT91_REG  TWI_IDR;  // Interrupt Disable Register
  1240. AT91_REG  TWI_IMR;  // Interrupt Mask Register
  1241. AT91_REG  TWI_RHR;  // Receive Holding Register
  1242. AT91_REG  TWI_THR;  // Transmit Holding Register
  1243. AT91_REG  Reserved2[50];  //
  1244. AT91_REG  TWI_RPR;  // Receive Pointer Register
  1245. AT91_REG  TWI_RCR;  // Receive Counter Register
  1246. AT91_REG  TWI_TPR;  // Transmit Pointer Register
  1247. AT91_REG  TWI_TCR;  // Transmit Counter Register
  1248. AT91_REG  TWI_RNPR;  // Receive Next Pointer Register
  1249. AT91_REG  TWI_RNCR;  // Receive Next Counter Register
  1250. AT91_REG  TWI_TNPR;  // Transmit Next Pointer Register
  1251. AT91_REG  TWI_TNCR;  // Transmit Next Counter Register
  1252. AT91_REG  TWI_PTCR;  // PDC Transfer Control Register
  1253. AT91_REG  TWI_PTSR;  // PDC Transfer Status Register
  1254. } AT91S_TWI, *AT91PS_TWI;
  1255. #else
  1256. #define TWI_CR          (AT91_CAST(AT91_REG *)  0x00000000) // (TWI_CR) Control Register
  1257. #define TWI_MMR         (AT91_CAST(AT91_REG *)  0x00000004) // (TWI_MMR) Master Mode Register
  1258. #define TWI_IADR        (AT91_CAST(AT91_REG *)  0x0000000C) // (TWI_IADR) Internal Address Register
  1259. #define TWI_CWGR        (AT91_CAST(AT91_REG *)  0x00000010) // (TWI_CWGR) Clock Waveform Generator Register
  1260. #define TWI_SR          (AT91_CAST(AT91_REG *)  0x00000020) // (TWI_SR) Status Register
  1261. #define TWI_IER         (AT91_CAST(AT91_REG *)  0x00000024) // (TWI_IER) Interrupt Enable Register
  1262. #define TWI_IDR         (AT91_CAST(AT91_REG *)  0x00000028) // (TWI_IDR) Interrupt Disable Register
  1263. #define TWI_IMR         (AT91_CAST(AT91_REG *)  0x0000002C) // (TWI_IMR) Interrupt Mask Register
  1264. #define TWI_RHR         (AT91_CAST(AT91_REG *)  0x00000030) // (TWI_RHR) Receive Holding Register
  1265. #define TWI_THR         (AT91_CAST(AT91_REG *)  0x00000034) // (TWI_THR) Transmit Holding Register
  1267. #endif
  1268. // -------- TWI_CR : (TWI Offset: 0x0) TWI Control Register --------
  1269. #define AT91C_TWI_START       (0x1 <<  0) // (TWI) Send a START Condition
  1270. #define AT91C_TWI_STOP        (0x1 <<  1) // (TWI) Send a STOP Condition
  1271. #define AT91C_TWI_MSEN        (0x1 <<  2) // (TWI) TWI Master Transfer Enabled
  1272. #define AT91C_TWI_MSDIS       (0x1 <<  3) // (TWI) TWI Master Transfer Disabled
  1273. #define AT91C_TWI_SWRST       (0x1 <<  7) // (TWI) Software Reset
  1274. // -------- TWI_MMR : (TWI Offset: 0x4) TWI Master Mode Register --------
  1275. #define AT91C_TWI_IADRSZ      (0x3 <<  8) // (TWI) Internal Device Address Size
  1276. #define  AT91C_TWI_IADRSZ_NO                   (0x0 <<  8) // (TWI) No internal device address
  1277. #define  AT91C_TWI_IADRSZ_1_BYTE               (0x1 <<  8) // (TWI) One-byte internal device address
  1278. #define  AT91C_TWI_IADRSZ_2_BYTE               (0x2 <<  8) // (TWI) Two-byte internal device address
  1279. #define  AT91C_TWI_IADRSZ_3_BYTE               (0x3 <<  8) // (TWI) Three-byte internal device address
  1280. #define AT91C_TWI_MREAD       (0x1 << 12) // (TWI) Master Read Direction
  1281. #define AT91C_TWI_DADR        (0x7F << 16) // (TWI) Device Address
  1282. // -------- TWI_CWGR : (TWI Offset: 0x10) TWI Clock Waveform Generator Register --------
  1283. #define AT91C_TWI_CLDIV       (0xFF <<  0) // (TWI) Clock Low Divider
  1284. #define AT91C_TWI_CHDIV       (0xFF <<  8) // (TWI) Clock High Divider
  1285. #define AT91C_TWI_CKDIV       (0x7 << 16) // (TWI) Clock Divider
  1286. // -------- TWI_SR : (TWI Offset: 0x20) TWI Status Register --------
  1287. #define AT91C_TWI_TXCOMP      (0x1 <<  0) // (TWI) Transmission Completed
  1288. #define AT91C_TWI_RXRDY       (0x1 <<  1) // (TWI) Receive holding register ReaDY
  1289. #define AT91C_TWI_TXRDY       (0x1 <<  2) // (TWI) Transmit holding register ReaDY
  1290. #define AT91C_TWI_OVRE        (0x1 <<  6) // (TWI) Overrun Error
  1291. #define AT91C_TWI_UNRE        (0x1 <<  7) // (TWI) Underrun Error
  1292. #define AT91C_TWI_NACK        (0x1 <<  8) // (TWI) Not Acknowledged
  1293. #define AT91C_TWI_ENDRX       (0x1 << 12) // (TWI)
  1294. #define AT91C_TWI_ENDTX       (0x1 << 13) // (TWI)
  1295. #define AT91C_TWI_RXBUFF      (0x1 << 14) // (TWI)
  1296. #define AT91C_TWI_TXBUFE      (0x1 << 15) // (TWI)
  1297. // -------- TWI_IER : (TWI Offset: 0x24) TWI Interrupt Enable Register --------
  1298. // -------- TWI_IDR : (TWI Offset: 0x28) TWI Interrupt Disable Register --------
  1299. // -------- TWI_IMR : (TWI Offset: 0x2c) TWI Interrupt Mask Register --------
  1301. // *****************************************************************************
  1302. //              SOFTWARE API DEFINITION  FOR PWMC Channel Interface
  1303. // *****************************************************************************
  1304. #ifndef __ASSEMBLY__
  1305. typedef struct _AT91S_PWMC_CH {
  1306. AT91_REG  PWMC_CMR;  // Channel Mode Register
  1307. AT91_REG  PWMC_CDTYR;  // Channel Duty Cycle Register
  1308. AT91_REG  PWMC_CPRDR;  // Channel Period Register
  1309. AT91_REG  PWMC_CCNTR;  // Channel Counter Register
  1310. AT91_REG  PWMC_CUPDR;  // Channel Update Register
  1311. AT91_REG  PWMC_Reserved[3];  // Reserved
  1312. } AT91S_PWMC_CH, *AT91PS_PWMC_CH;
  1313. #else
  1314. #define PWMC_CMR        (AT91_CAST(AT91_REG *)  0x00000000) // (PWMC_CMR) Channel Mode Register
  1315. #define PWMC_CDTYR      (AT91_CAST(AT91_REG *)  0x00000004) // (PWMC_CDTYR) Channel Duty Cycle Register
  1316. #define PWMC_CPRDR      (AT91_CAST(AT91_REG *)  0x00000008) // (PWMC_CPRDR) Channel Period Register
  1317. #define PWMC_CCNTR      (AT91_CAST(AT91_REG *)  0x0000000C) // (PWMC_CCNTR) Channel Counter Register
  1318. #define PWMC_CUPDR      (AT91_CAST(AT91_REG *)  0x00000010) // (PWMC_CUPDR) Channel Update Register
  1319. #define Reserved        (AT91_CAST(AT91_REG *)  0x00000014) // (Reserved) Reserved
  1321. #endif
  1322. // -------- PWMC_CMR : (PWMC_CH Offset: 0x0) PWMC Channel Mode Register --------
  1323. #define AT91C_PWMC_CPRE       (0xF <<  0) // (PWMC_CH) Channel Pre-scaler : PWMC_CLKx
  1324. #define  AT91C_PWMC_CPRE_MCK                  (0x0) // (PWMC_CH)
  1325. #define  AT91C_PWMC_CPRE_MCKA                 (0xB) // (PWMC_CH)
  1326. #define  AT91C_PWMC_CPRE_MCKB                 (0xC) // (PWMC_CH)
  1327. #define AT91C_PWMC_CALG       (0x1 <<  8) // (PWMC_CH) Channel Alignment
  1328. #define AT91C_PWMC_CPOL       (0x1 <<  9) // (PWMC_CH) Channel Polarity
  1329. #define AT91C_PWMC_CPD        (0x1 << 10) // (PWMC_CH) Channel Update Period
  1330. // -------- PWMC_CDTYR : (PWMC_CH Offset: 0x4) PWMC Channel Duty Cycle Register --------
  1331. #define AT91C_PWMC_CDTY       (0x0 <<  0) // (PWMC_CH) Channel Duty Cycle
  1332. // -------- PWMC_CPRDR : (PWMC_CH Offset: 0x8) PWMC Channel Period Register --------
  1333. #define AT91C_PWMC_CPRD       (0x0 <<  0) // (PWMC_CH) Channel Period
  1334. // -------- PWMC_CCNTR : (PWMC_CH Offset: 0xc) PWMC Channel Counter Register --------
  1335. #define AT91C_PWMC_CCNT       (0x0 <<  0) // (PWMC_CH) Channel Counter
  1336. // -------- PWMC_CUPDR : (PWMC_CH Offset: 0x10) PWMC Channel Update Register --------
  1337. #define AT91C_PWMC_CUPD       (0x0 <<  0) // (PWMC_CH) Channel Update
  1339. // *****************************************************************************
  1340. //              SOFTWARE API DEFINITION  FOR Pulse Width Modulation Controller Interface
  1341. // *****************************************************************************
  1342. #ifndef __ASSEMBLY__
  1343. typedef struct _AT91S_PWMC {
  1344. AT91_REG  PWMC_MR;  // PWMC Mode Register
  1345. AT91_REG  PWMC_ENA;  // PWMC Enable Register
  1346. AT91_REG  PWMC_DIS;  // PWMC Disable Register
  1347. AT91_REG  PWMC_SR;  // PWMC Status Register
  1348. AT91_REG  PWMC_IER;  // PWMC Interrupt Enable Register
  1349. AT91_REG  PWMC_IDR;  // PWMC Interrupt Disable Register
  1350. AT91_REG  PWMC_IMR;  // PWMC Interrupt Mask Register
  1351. AT91_REG  PWMC_ISR;  // PWMC Interrupt Status Register
  1352. AT91_REG  Reserved0[55];  //
  1353. AT91_REG  PWMC_VR;  // PWMC Version Register
  1354. AT91_REG  Reserved1[64];  //
  1355. AT91S_PWMC_CH  PWMC_CH[4];  // PWMC Channel
  1356. } AT91S_PWMC, *AT91PS_PWMC;
  1357. #else
  1358. #define PWMC_MR         (AT91_CAST(AT91_REG *)  0x00000000) // (PWMC_MR) PWMC Mode Register
  1359. #define PWMC_ENA        (AT91_CAST(AT91_REG *)  0x00000004) // (PWMC_ENA) PWMC Enable Register
  1360. #define PWMC_DIS        (AT91_CAST(AT91_REG *)  0x00000008) // (PWMC_DIS) PWMC Disable Register
  1361. #define PWMC_SR         (AT91_CAST(AT91_REG *)  0x0000000C) // (PWMC_SR) PWMC Status Register
  1362. #define PWMC_IER        (AT91_CAST(AT91_REG *)  0x00000010) // (PWMC_IER) PWMC Interrupt Enable Register
  1363. #define PWMC_IDR        (AT91_CAST(AT91_REG *)  0x00000014) // (PWMC_IDR) PWMC Interrupt Disable Register
  1364. #define PWMC_IMR        (AT91_CAST(AT91_REG *)  0x00000018) // (PWMC_IMR) PWMC Interrupt Mask Register
  1365. #define PWMC_ISR        (AT91_CAST(AT91_REG *)  0x0000001C) // (PWMC_ISR) PWMC Interrupt Status Register
  1366. #define PWMC_VR         (AT91_CAST(AT91_REG *)  0x000000FC) // (PWMC_VR) PWMC Version Register
  1368. #endif
  1369. // -------- PWMC_MR : (PWMC Offset: 0x0) PWMC Mode Register --------
  1370. #define AT91C_PWMC_DIVA       (0xFF <<  0) // (PWMC) CLKA divide factor.
  1371. #define AT91C_PWMC_PREA       (0xF <<  8) // (PWMC) Divider Input Clock Prescaler A
  1372. #define  AT91C_PWMC_PREA_MCK                  (0x0 <<  8) // (PWMC)
  1373. #define AT91C_PWMC_DIVB       (0xFF << 16) // (PWMC) CLKB divide factor.
  1374. #define AT91C_PWMC_PREB       (0xF << 24) // (PWMC) Divider Input Clock Prescaler B
  1375. #define  AT91C_PWMC_PREB_MCK                  (0x0 << 24) // (PWMC)
  1376. // -------- PWMC_ENA : (PWMC Offset: 0x4) PWMC Enable Register --------
  1377. #define AT91C_PWMC_CHID0      (0x1 <<  0) // (PWMC) Channel ID 0
  1378. #define AT91C_PWMC_CHID1      (0x1 <<  1) // (PWMC) Channel ID 1
  1379. #define AT91C_PWMC_CHID2      (0x1 <<  2) // (PWMC) Channel ID 2
  1380. #define AT91C_PWMC_CHID3      (0x1 <<  3) // (PWMC) Channel ID 3
  1381. // -------- PWMC_DIS : (PWMC Offset: 0x8) PWMC Disable Register --------
  1382. // -------- PWMC_SR : (PWMC Offset: 0xc) PWMC Status Register --------
  1383. // -------- PWMC_IER : (PWMC Offset: 0x10) PWMC Interrupt Enable Register --------
  1384. // -------- PWMC_IDR : (PWMC Offset: 0x14) PWMC Interrupt Disable Register --------
  1385. // -------- PWMC_IMR : (PWMC Offset: 0x18) PWMC Interrupt Mask Register --------
  1386. // -------- PWMC_ISR : (PWMC Offset: 0x1c) PWMC Interrupt Status Register --------
  1388. // *****************************************************************************
  1389. //              SOFTWARE API DEFINITION  FOR USB Device Interface
  1390. // *****************************************************************************
  1391. #ifndef __ASSEMBLY__
  1392. typedef struct _AT91S_UDP {
  1393. AT91_REG  UDP_NUM;  // Frame Number Register
  1394. AT91_REG  UDP_GLBSTATE;  // Global State Register
  1395. AT91_REG  UDP_FADDR;  // Function Address Register
  1396. AT91_REG  Reserved0[1];  //
  1397. AT91_REG  UDP_IER;  // Interrupt Enable Register
  1398. AT91_REG  UDP_IDR;  // Interrupt Disable Register
  1399. AT91_REG  UDP_IMR;  // Interrupt Mask Register
  1400. AT91_REG  UDP_ISR;  // Interrupt Status Register
  1401. AT91_REG  UDP_ICR;  // Interrupt Clear Register
  1402. AT91_REG  Reserved1[1];  //
  1403. AT91_REG  UDP_RSTEP;  // Reset Endpoint Register
  1404. AT91_REG  Reserved2[1];  //
  1405. AT91_REG  UDP_CSR[6];  // Endpoint Control and Status Register
  1406. AT91_REG  Reserved3[2];  //
  1407. AT91_REG  UDP_FDR[6];  // Endpoint FIFO Data Register
  1408. AT91_REG  Reserved4[3];  //
  1409. AT91_REG  UDP_TXVC;  // Transceiver Control Register
  1410. } AT91S_UDP, *AT91PS_UDP;
  1411. #else
  1412. #define UDP_FRM_NUM     (AT91_CAST(AT91_REG *)  0x00000000) // (UDP_FRM_NUM) Frame Number Register
  1413. #define UDP_GLBSTATE    (AT91_CAST(AT91_REG *)  0x00000004) // (UDP_GLBSTATE) Global State Register
  1414. #define UDP_FADDR       (AT91_CAST(AT91_REG *)  0x00000008) // (UDP_FADDR) Function Address Register
  1415. #define UDP_IER         (AT91_CAST(AT91_REG *)  0x00000010) // (UDP_IER) Interrupt Enable Register
  1416. #define UDP_IDR         (AT91_CAST(AT91_REG *)  0x00000014) // (UDP_IDR) Interrupt Disable Register
  1417. #define UDP_IMR         (AT91_CAST(AT91_REG *)  0x00000018) // (UDP_IMR) Interrupt Mask Register
  1418. #define UDP_ISR         (AT91_CAST(AT91_REG *)  0x0000001C) // (UDP_ISR) Interrupt Status Register
  1419. #define UDP_ICR         (AT91_CAST(AT91_REG *)  0x00000020) // (UDP_ICR) Interrupt Clear Register
  1420. #define UDP_RSTEP       (AT91_CAST(AT91_REG *)  0x00000028) // (UDP_RSTEP) Reset Endpoint Register
  1421. #define UDP_CSR         (AT91_CAST(AT91_REG *)  0x00000030) // (UDP_CSR) Endpoint Control and Status Register
  1422. #define UDP_FDR         (AT91_CAST(AT91_REG *)  0x00000050) // (UDP_FDR) Endpoint FIFO Data Register
  1423. #define UDP_TXVC        (AT91_CAST(AT91_REG *)  0x00000074) // (UDP_TXVC) Transceiver Control Register
  1425. #endif
  1426. // -------- UDP_FRM_NUM : (UDP Offset: 0x0) USB Frame Number Register --------
  1427. #define AT91C_UDP_FRM_NUM     (0x7FF <<  0) // (UDP) Frame Number as Defined in the Packet Field Formats
  1428. #define AT91C_UDP_FRM_ERR     (0x1 << 16) // (UDP) Frame Error
  1429. #define AT91C_UDP_FRM_OK      (0x1 << 17) // (UDP) Frame OK
  1430. // -------- UDP_GLB_STATE : (UDP Offset: 0x4) USB Global State Register --------
  1431. #define AT91C_UDP_FADDEN      (0x1 <<  0) // (UDP) Function Address Enable
  1432. #define AT91C_UDP_CONFG       (0x1 <<  1) // (UDP) Configured
  1433. #define AT91C_UDP_ESR         (0x1 <<  2) // (UDP) Enable Send Resume
  1434. #define AT91C_UDP_RSMINPR     (0x1 <<  3) // (UDP) A Resume Has Been Sent to the Host
  1435. #define AT91C_UDP_RMWUPE      (0x1 <<  4) // (UDP) Remote Wake Up Enable
  1436. // -------- UDP_FADDR : (UDP Offset: 0x8) USB Function Address Register --------
  1437. #define AT91C_UDP_FADD        (0xFF <<  0) // (UDP) Function Address Value
  1438. #define AT91C_UDP_FEN         (0x1 <<  8) // (UDP) Function Enable
  1439. // -------- UDP_IER : (UDP Offset: 0x10) USB Interrupt Enable Register --------
  1440. #define AT91C_UDP_EPINT0      (0x1 <<  0) // (UDP) Endpoint 0 Interrupt
  1441. #define AT91C_UDP_EPINT1      (0x1 <<  1) // (UDP) Endpoint 0 Interrupt
  1442. #define AT91C_UDP_EPINT2      (0x1 <<  2) // (UDP) Endpoint 2 Interrupt
  1443. #define AT91C_UDP_EPINT3      (0x1 <<  3) // (UDP) Endpoint 3 Interrupt
  1444. #define AT91C_UDP_EPINT4      (0x1 <<  4) // (UDP) Endpoint 4 Interrupt
  1445. #define AT91C_UDP_EPINT5      (0x1 <<  5) // (UDP) Endpoint 5 Interrupt
  1446. #define AT91C_UDP_RXSUSP      (0x1 <<  8) // (UDP) USB Suspend Interrupt
  1447. #define AT91C_UDP_RXRSM       (0x1 <<  9) // (UDP) USB Resume Interrupt
  1448. #define AT91C_UDP_EXTRSM      (0x1 << 10) // (UDP) USB External Resume Interrupt
  1449. #define AT91C_UDP_SOFINT      (0x1 << 11) // (UDP) USB Start Of frame Interrupt
  1450. #define AT91C_UDP_WAKEUP      (0x1 << 13) // (UDP) USB Resume Interrupt
  1451. // -------- UDP_IDR : (UDP Offset: 0x14) USB Interrupt Disable Register --------
  1452. // -------- UDP_IMR : (UDP Offset: 0x18) USB Interrupt Mask Register --------
  1453. // -------- UDP_ISR : (UDP Offset: 0x1c) USB Interrupt Status Register --------
  1454. #define AT91C_UDP_ENDBUSRES   (0x1 << 12) // (UDP) USB End Of Bus Reset Interrupt
  1455. // -------- UDP_ICR : (UDP Offset: 0x20) USB Interrupt Clear Register --------
  1456. // -------- UDP_RST_EP : (UDP Offset: 0x28) USB Reset Endpoint Register --------
  1457. #define AT91C_UDP_EP0         (0x1 <<  0) // (UDP) Reset Endpoint 0
  1458. #define AT91C_UDP_EP1         (0x1 <<  1) // (UDP) Reset Endpoint 1
  1459. #define AT91C_UDP_EP2         (0x1 <<  2) // (UDP) Reset Endpoint 2
  1460. #define AT91C_UDP_EP3         (0x1 <<  3) // (UDP) Reset Endpoint 3
  1461. #define AT91C_UDP_EP4         (0x1 <<  4) // (UDP) Reset Endpoint 4
  1462. #define AT91C_UDP_EP5         (0x1 <<  5) // (UDP) Reset Endpoint 5
  1463. // -------- UDP_CSR : (UDP Offset: 0x30) USB Endpoint Control and Status Register --------
  1464. #define AT91C_UDP_TXCOMP      (0x1 <<  0) // (UDP) Generates an IN packet with data previously written in the DPR
  1465. #define AT91C_UDP_RX_DATA_BK0 (0x1 <<  1) // (UDP) Receive Data Bank 0
  1466. #define AT91C_UDP_RXSETUP     (0x1 <<  2) // (UDP) Sends STALL to the Host (Control endpoints)
  1467. #define AT91C_UDP_ISOERROR    (0x1 <<  3) // (UDP) Isochronous error (Isochronous endpoints)
  1468. #define AT91C_UDP_STALLSENT   (0x1 <<  3) // (UDP) Stall sent (Control, bulk, interrupt endpoints)
  1469. #define AT91C_UDP_TXPKTRDY    (0x1 <<  4) // (UDP) Transmit Packet Ready
  1470. #define AT91C_UDP_FORCESTALL  (0x1 <<  5) // (UDP) Force Stall (used by Control, Bulk and Isochronous endpoints).
  1471. #define AT91C_UDP_RX_DATA_BK1 (0x1 <<  6) // (UDP) Receive Data Bank 1 (only used by endpoints with ping-pong attributes).
  1472. #define AT91C_UDP_DIR         (0x1 <<  7) // (UDP) Transfer Direction
  1473. #define AT91C_UDP_EPTYPE      (0x7 <<  8) // (UDP) Endpoint type
  1474. #define  AT91C_UDP_EPTYPE_CTRL                 (0x0 <<  8) // (UDP) Control
  1475. #define  AT91C_UDP_EPTYPE_ISO_OUT              (0x1 <<  8) // (UDP) Isochronous OUT
  1476. #define  AT91C_UDP_EPTYPE_BULK_OUT             (0x2 <<  8) // (UDP) Bulk OUT
  1477. #define  AT91C_UDP_EPTYPE_INT_OUT              (0x3 <<  8) // (UDP) Interrupt OUT
  1478. #define  AT91C_UDP_EPTYPE_ISO_IN               (0x5 <<  8) // (UDP) Isochronous IN
  1479. #define  AT91C_UDP_EPTYPE_BULK_IN              (0x6 <<  8) // (UDP) Bulk IN
  1480. #define  AT91C_UDP_EPTYPE_INT_IN               (0x7 <<  8) // (UDP) Interrupt IN
  1481. #define AT91C_UDP_DTGLE       (0x1 << 11) // (UDP) Data Toggle
  1482. #define AT91C_UDP_EPEDS       (0x1 << 15) // (UDP) Endpoint Enable Disable
  1483. #define AT91C_UDP_RXBYTECNT   (0x7FF << 16) // (UDP) Number Of Bytes Available in the FIFO
  1484. // -------- UDP_TXVC : (UDP Offset: 0x74) Transceiver Control Register --------
  1485. #define AT91C_UDP_TXVDIS      (0x1 <<  8) // (UDP)
  1487. // *****************************************************************************
  1488. //              SOFTWARE API DEFINITION  FOR Timer Counter Channel Interface
  1489. // *****************************************************************************
  1490. #ifndef __ASSEMBLY__
  1491. typedef struct _AT91S_TC {
  1492. AT91_REG  TC_CCR;  // Channel Control Register
  1493. AT91_REG  TC_CMR;  // Channel Mode Register (Capture Mode / Waveform Mode)