开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 微处理器开发 > 查看源码
AT91SAM7X512.h
资源名称：basic-twi-eeprom-project-at91sam7x-ek-gnu.zip　[点击查看]
上传用户：jnhtjd
上传日期：2022-07-16
资源大小：403k
文件大小：213k
源码类别：

微处理器开发

开发平台：

C/C++

AT91SAM7X512.h：源码内容
  1. AT91_REG  Reserved0[2];  //
  2. AT91_REG  TC_CV;  // Counter Value
  3. AT91_REG  TC_RA;  // Register A
  4. AT91_REG  TC_RB;  // Register B
  5. AT91_REG  TC_RC;  // Register C
  6. AT91_REG  TC_SR;  // Status Register
  7. AT91_REG  TC_IER;  // Interrupt Enable Register
  8. AT91_REG  TC_IDR;  // Interrupt Disable Register
  9. AT91_REG  TC_IMR;  // Interrupt Mask Register
  10. } AT91S_TC, *AT91PS_TC;
  11. #else
  12. #define TC_CCR          (AT91_CAST(AT91_REG *)  0x00000000) // (TC_CCR) Channel Control Register
  13. #define TC_CMR          (AT91_CAST(AT91_REG *)  0x00000004) // (TC_CMR) Channel Mode Register (Capture Mode / Waveform Mode)
  14. #define TC_CV           (AT91_CAST(AT91_REG *)  0x00000010) // (TC_CV) Counter Value
  15. #define TC_RA           (AT91_CAST(AT91_REG *)  0x00000014) // (TC_RA) Register A
  16. #define TC_RB           (AT91_CAST(AT91_REG *)  0x00000018) // (TC_RB) Register B
  17. #define TC_RC           (AT91_CAST(AT91_REG *)  0x0000001C) // (TC_RC) Register C
  18. #define TC_SR           (AT91_CAST(AT91_REG *)  0x00000020) // (TC_SR) Status Register
  19. #define TC_IER          (AT91_CAST(AT91_REG *)  0x00000024) // (TC_IER) Interrupt Enable Register
  20. #define TC_IDR          (AT91_CAST(AT91_REG *)  0x00000028) // (TC_IDR) Interrupt Disable Register
  21. #define TC_IMR          (AT91_CAST(AT91_REG *)  0x0000002C) // (TC_IMR) Interrupt Mask Register
  23. #endif
  24. // -------- TC_CCR : (TC Offset: 0x0) TC Channel Control Register --------
  25. #define AT91C_TC_CLKEN        (0x1 <<  0) // (TC) Counter Clock Enable Command
  26. #define AT91C_TC_CLKDIS       (0x1 <<  1) // (TC) Counter Clock Disable Command
  27. #define AT91C_TC_SWTRG        (0x1 <<  2) // (TC) Software Trigger Command
  28. // -------- TC_CMR : (TC Offset: 0x4) TC Channel Mode Register: Capture Mode / Waveform Mode --------
  29. #define AT91C_TC_CLKS         (0x7 <<  0) // (TC) Clock Selection
  30. #define  AT91C_TC_CLKS_TIMER_DIV1_CLOCK     (0x0) // (TC) Clock selected: TIMER_DIV1_CLOCK
  31. #define  AT91C_TC_CLKS_TIMER_DIV2_CLOCK     (0x1) // (TC) Clock selected: TIMER_DIV2_CLOCK
  32. #define  AT91C_TC_CLKS_TIMER_DIV3_CLOCK     (0x2) // (TC) Clock selected: TIMER_DIV3_CLOCK
  33. #define  AT91C_TC_CLKS_TIMER_DIV4_CLOCK     (0x3) // (TC) Clock selected: TIMER_DIV4_CLOCK
  34. #define  AT91C_TC_CLKS_TIMER_DIV5_CLOCK     (0x4) // (TC) Clock selected: TIMER_DIV5_CLOCK
  35. #define  AT91C_TC_CLKS_XC0                  (0x5) // (TC) Clock selected: XC0
  36. #define  AT91C_TC_CLKS_XC1                  (0x6) // (TC) Clock selected: XC1
  37. #define  AT91C_TC_CLKS_XC2                  (0x7) // (TC) Clock selected: XC2
  38. #define AT91C_TC_CLKI         (0x1 <<  3) // (TC) Clock Invert
  39. #define AT91C_TC_BURST        (0x3 <<  4) // (TC) Burst Signal Selection
  40. #define  AT91C_TC_BURST_NONE                 (0x0 <<  4) // (TC) The clock is not gated by an external signal
  41. #define  AT91C_TC_BURST_XC0                  (0x1 <<  4) // (TC) XC0 is ANDed with the selected clock
  42. #define  AT91C_TC_BURST_XC1                  (0x2 <<  4) // (TC) XC1 is ANDed with the selected clock
  43. #define  AT91C_TC_BURST_XC2                  (0x3 <<  4) // (TC) XC2 is ANDed with the selected clock
  44. #define AT91C_TC_CPCSTOP      (0x1 <<  6) // (TC) Counter Clock Stopped with RC Compare
  45. #define AT91C_TC_LDBSTOP      (0x1 <<  6) // (TC) Counter Clock Stopped with RB Loading
  46. #define AT91C_TC_CPCDIS       (0x1 <<  7) // (TC) Counter Clock Disable with RC Compare
  47. #define AT91C_TC_LDBDIS       (0x1 <<  7) // (TC) Counter Clock Disabled with RB Loading
  48. #define AT91C_TC_ETRGEDG      (0x3 <<  8) // (TC) External Trigger Edge Selection
  49. #define  AT91C_TC_ETRGEDG_NONE                 (0x0 <<  8) // (TC) Edge: None
  50. #define  AT91C_TC_ETRGEDG_RISING               (0x1 <<  8) // (TC) Edge: rising edge
  51. #define  AT91C_TC_ETRGEDG_FALLING              (0x2 <<  8) // (TC) Edge: falling edge
  52. #define  AT91C_TC_ETRGEDG_BOTH                 (0x3 <<  8) // (TC) Edge: each edge
  53. #define AT91C_TC_EEVTEDG      (0x3 <<  8) // (TC) External Event Edge Selection
  54. #define  AT91C_TC_EEVTEDG_NONE                 (0x0 <<  8) // (TC) Edge: None
  55. #define  AT91C_TC_EEVTEDG_RISING               (0x1 <<  8) // (TC) Edge: rising edge
  56. #define  AT91C_TC_EEVTEDG_FALLING              (0x2 <<  8) // (TC) Edge: falling edge
  57. #define  AT91C_TC_EEVTEDG_BOTH                 (0x3 <<  8) // (TC) Edge: each edge
  58. #define AT91C_TC_EEVT         (0x3 << 10) // (TC) External Event  Selection
  59. #define  AT91C_TC_EEVT_TIOB                 (0x0 << 10) // (TC) Signal selected as external event: TIOB TIOB direction: input
  60. #define  AT91C_TC_EEVT_XC0                  (0x1 << 10) // (TC) Signal selected as external event: XC0 TIOB direction: output
  61. #define  AT91C_TC_EEVT_XC1                  (0x2 << 10) // (TC) Signal selected as external event: XC1 TIOB direction: output
  62. #define  AT91C_TC_EEVT_XC2                  (0x3 << 10) // (TC) Signal selected as external event: XC2 TIOB direction: output
  63. #define AT91C_TC_ABETRG       (0x1 << 10) // (TC) TIOA or TIOB External Trigger Selection
  64. #define AT91C_TC_ENETRG       (0x1 << 12) // (TC) External Event Trigger enable
  65. #define AT91C_TC_WAVESEL      (0x3 << 13) // (TC) Waveform  Selection
  66. #define  AT91C_TC_WAVESEL_UP                   (0x0 << 13) // (TC) UP mode without atomatic trigger on RC Compare
  67. #define  AT91C_TC_WAVESEL_UPDOWN               (0x1 << 13) // (TC) UPDOWN mode without automatic trigger on RC Compare
  68. #define  AT91C_TC_WAVESEL_UP_AUTO              (0x2 << 13) // (TC) UP mode with automatic trigger on RC Compare
  69. #define  AT91C_TC_WAVESEL_UPDOWN_AUTO          (0x3 << 13) // (TC) UPDOWN mode with automatic trigger on RC Compare
  70. #define AT91C_TC_CPCTRG       (0x1 << 14) // (TC) RC Compare Trigger Enable
  71. #define AT91C_TC_WAVE         (0x1 << 15) // (TC)
  72. #define AT91C_TC_ACPA         (0x3 << 16) // (TC) RA Compare Effect on TIOA
  73. #define  AT91C_TC_ACPA_NONE                 (0x0 << 16) // (TC) Effect: none
  74. #define  AT91C_TC_ACPA_SET                  (0x1 << 16) // (TC) Effect: set
  75. #define  AT91C_TC_ACPA_CLEAR                (0x2 << 16) // (TC) Effect: clear
  76. #define  AT91C_TC_ACPA_TOGGLE               (0x3 << 16) // (TC) Effect: toggle
  77. #define AT91C_TC_LDRA         (0x3 << 16) // (TC) RA Loading Selection
  78. #define  AT91C_TC_LDRA_NONE                 (0x0 << 16) // (TC) Edge: None
  79. #define  AT91C_TC_LDRA_RISING               (0x1 << 16) // (TC) Edge: rising edge of TIOA
  80. #define  AT91C_TC_LDRA_FALLING              (0x2 << 16) // (TC) Edge: falling edge of TIOA
  81. #define  AT91C_TC_LDRA_BOTH                 (0x3 << 16) // (TC) Edge: each edge of TIOA
  82. #define AT91C_TC_ACPC         (0x3 << 18) // (TC) RC Compare Effect on TIOA
  83. #define  AT91C_TC_ACPC_NONE                 (0x0 << 18) // (TC) Effect: none
  84. #define  AT91C_TC_ACPC_SET                  (0x1 << 18) // (TC) Effect: set
  85. #define  AT91C_TC_ACPC_CLEAR                (0x2 << 18) // (TC) Effect: clear
  86. #define  AT91C_TC_ACPC_TOGGLE               (0x3 << 18) // (TC) Effect: toggle
  87. #define AT91C_TC_LDRB         (0x3 << 18) // (TC) RB Loading Selection
  88. #define  AT91C_TC_LDRB_NONE                 (0x0 << 18) // (TC) Edge: None
  89. #define  AT91C_TC_LDRB_RISING               (0x1 << 18) // (TC) Edge: rising edge of TIOA
  90. #define  AT91C_TC_LDRB_FALLING              (0x2 << 18) // (TC) Edge: falling edge of TIOA
  91. #define  AT91C_TC_LDRB_BOTH                 (0x3 << 18) // (TC) Edge: each edge of TIOA
  92. #define AT91C_TC_AEEVT        (0x3 << 20) // (TC) External Event Effect on TIOA
  93. #define  AT91C_TC_AEEVT_NONE                 (0x0 << 20) // (TC) Effect: none
  94. #define  AT91C_TC_AEEVT_SET                  (0x1 << 20) // (TC) Effect: set
  95. #define  AT91C_TC_AEEVT_CLEAR                (0x2 << 20) // (TC) Effect: clear
  96. #define  AT91C_TC_AEEVT_TOGGLE               (0x3 << 20) // (TC) Effect: toggle
  97. #define AT91C_TC_ASWTRG       (0x3 << 22) // (TC) Software Trigger Effect on TIOA
  98. #define  AT91C_TC_ASWTRG_NONE                 (0x0 << 22) // (TC) Effect: none
  99. #define  AT91C_TC_ASWTRG_SET                  (0x1 << 22) // (TC) Effect: set
  100. #define  AT91C_TC_ASWTRG_CLEAR                (0x2 << 22) // (TC) Effect: clear
  101. #define  AT91C_TC_ASWTRG_TOGGLE               (0x3 << 22) // (TC) Effect: toggle
  102. #define AT91C_TC_BCPB         (0x3 << 24) // (TC) RB Compare Effect on TIOB
  103. #define  AT91C_TC_BCPB_NONE                 (0x0 << 24) // (TC) Effect: none
  104. #define  AT91C_TC_BCPB_SET                  (0x1 << 24) // (TC) Effect: set
  105. #define  AT91C_TC_BCPB_CLEAR                (0x2 << 24) // (TC) Effect: clear
  106. #define  AT91C_TC_BCPB_TOGGLE               (0x3 << 24) // (TC) Effect: toggle
  107. #define AT91C_TC_BCPC         (0x3 << 26) // (TC) RC Compare Effect on TIOB
  108. #define  AT91C_TC_BCPC_NONE                 (0x0 << 26) // (TC) Effect: none
  109. #define  AT91C_TC_BCPC_SET                  (0x1 << 26) // (TC) Effect: set
  110. #define  AT91C_TC_BCPC_CLEAR                (0x2 << 26) // (TC) Effect: clear
  111. #define  AT91C_TC_BCPC_TOGGLE               (0x3 << 26) // (TC) Effect: toggle
  112. #define AT91C_TC_BEEVT        (0x3 << 28) // (TC) External Event Effect on TIOB
  113. #define  AT91C_TC_BEEVT_NONE                 (0x0 << 28) // (TC) Effect: none
  114. #define  AT91C_TC_BEEVT_SET                  (0x1 << 28) // (TC) Effect: set
  115. #define  AT91C_TC_BEEVT_CLEAR                (0x2 << 28) // (TC) Effect: clear
  116. #define  AT91C_TC_BEEVT_TOGGLE               (0x3 << 28) // (TC) Effect: toggle
  117. #define AT91C_TC_BSWTRG       (0x3 << 30) // (TC) Software Trigger Effect on TIOB
  118. #define  AT91C_TC_BSWTRG_NONE                 (0x0 << 30) // (TC) Effect: none
  119. #define  AT91C_TC_BSWTRG_SET                  (0x1 << 30) // (TC) Effect: set
  120. #define  AT91C_TC_BSWTRG_CLEAR                (0x2 << 30) // (TC) Effect: clear
  121. #define  AT91C_TC_BSWTRG_TOGGLE               (0x3 << 30) // (TC) Effect: toggle
  122. // -------- TC_SR : (TC Offset: 0x20) TC Channel Status Register --------
  123. #define AT91C_TC_COVFS        (0x1 <<  0) // (TC) Counter Overflow
  124. #define AT91C_TC_LOVRS        (0x1 <<  1) // (TC) Load Overrun
  125. #define AT91C_TC_CPAS         (0x1 <<  2) // (TC) RA Compare
  126. #define AT91C_TC_CPBS         (0x1 <<  3) // (TC) RB Compare
  127. #define AT91C_TC_CPCS         (0x1 <<  4) // (TC) RC Compare
  128. #define AT91C_TC_LDRAS        (0x1 <<  5) // (TC) RA Loading
  129. #define AT91C_TC_LDRBS        (0x1 <<  6) // (TC) RB Loading
  130. #define AT91C_TC_ETRGS        (0x1 <<  7) // (TC) External Trigger
  131. #define AT91C_TC_CLKSTA       (0x1 << 16) // (TC) Clock Enabling
  132. #define AT91C_TC_MTIOA        (0x1 << 17) // (TC) TIOA Mirror
  133. #define AT91C_TC_MTIOB        (0x1 << 18) // (TC) TIOA Mirror
  134. // -------- TC_IER : (TC Offset: 0x24) TC Channel Interrupt Enable Register --------
  135. // -------- TC_IDR : (TC Offset: 0x28) TC Channel Interrupt Disable Register --------
  136. // -------- TC_IMR : (TC Offset: 0x2c) TC Channel Interrupt Mask Register --------
  138. // *****************************************************************************
  139. //              SOFTWARE API DEFINITION  FOR Timer Counter Interface
  140. // *****************************************************************************
  141. #ifndef __ASSEMBLY__
  142. typedef struct _AT91S_TCB {
  143. AT91S_TC  TCB_TC0;  // TC Channel 0
  144. AT91_REG  Reserved0[4];  //
  145. AT91S_TC  TCB_TC1;  // TC Channel 1
  146. AT91_REG  Reserved1[4];  //
  147. AT91S_TC  TCB_TC2;  // TC Channel 2
  148. AT91_REG  Reserved2[4];  //
  149. AT91_REG  TCB_BCR;  // TC Block Control Register
  150. AT91_REG  TCB_BMR;  // TC Block Mode Register
  151. } AT91S_TCB, *AT91PS_TCB;
  152. #else
  153. #define TCB_BCR         (AT91_CAST(AT91_REG *)  0x000000C0) // (TCB_BCR) TC Block Control Register
  154. #define TCB_BMR         (AT91_CAST(AT91_REG *)  0x000000C4) // (TCB_BMR) TC Block Mode Register
  156. #endif
  157. // -------- TCB_BCR : (TCB Offset: 0xc0) TC Block Control Register --------
  158. #define AT91C_TCB_SYNC        (0x1 <<  0) // (TCB) Synchro Command
  159. // -------- TCB_BMR : (TCB Offset: 0xc4) TC Block Mode Register --------
  160. #define AT91C_TCB_TC0XC0S     (0x3 <<  0) // (TCB) External Clock Signal 0 Selection
  161. #define  AT91C_TCB_TC0XC0S_TCLK0                (0x0) // (TCB) TCLK0 connected to XC0
  162. #define  AT91C_TCB_TC0XC0S_NONE                 (0x1) // (TCB) None signal connected to XC0
  163. #define  AT91C_TCB_TC0XC0S_TIOA1                (0x2) // (TCB) TIOA1 connected to XC0
  164. #define  AT91C_TCB_TC0XC0S_TIOA2                (0x3) // (TCB) TIOA2 connected to XC0
  165. #define AT91C_TCB_TC1XC1S     (0x3 <<  2) // (TCB) External Clock Signal 1 Selection
  166. #define  AT91C_TCB_TC1XC1S_TCLK1                (0x0 <<  2) // (TCB) TCLK1 connected to XC1
  167. #define  AT91C_TCB_TC1XC1S_NONE                 (0x1 <<  2) // (TCB) None signal connected to XC1
  168. #define  AT91C_TCB_TC1XC1S_TIOA0                (0x2 <<  2) // (TCB) TIOA0 connected to XC1
  169. #define  AT91C_TCB_TC1XC1S_TIOA2                (0x3 <<  2) // (TCB) TIOA2 connected to XC1
  170. #define AT91C_TCB_TC2XC2S     (0x3 <<  4) // (TCB) External Clock Signal 2 Selection
  171. #define  AT91C_TCB_TC2XC2S_TCLK2                (0x0 <<  4) // (TCB) TCLK2 connected to XC2
  172. #define  AT91C_TCB_TC2XC2S_NONE                 (0x1 <<  4) // (TCB) None signal connected to XC2
  173. #define  AT91C_TCB_TC2XC2S_TIOA0                (0x2 <<  4) // (TCB) TIOA0 connected to XC2
  174. #define  AT91C_TCB_TC2XC2S_TIOA1                (0x3 <<  4) // (TCB) TIOA2 connected to XC2
  176. // *****************************************************************************
  177. //              SOFTWARE API DEFINITION  FOR Control Area Network MailBox Interface
  178. // *****************************************************************************
  179. #ifndef __ASSEMBLY__
  180. typedef struct _AT91S_CAN_MB {
  181. AT91_REG  CAN_MB_MMR;  // MailBox Mode Register
  182. AT91_REG  CAN_MB_MAM;  // MailBox Acceptance Mask Register
  183. AT91_REG  CAN_MB_MID;  // MailBox ID Register
  184. AT91_REG  CAN_MB_MFID;  // MailBox Family ID Register
  185. AT91_REG  CAN_MB_MSR;  // MailBox Status Register
  186. AT91_REG  CAN_MB_MDL;  // MailBox Data Low Register
  187. AT91_REG  CAN_MB_MDH;  // MailBox Data High Register
  188. AT91_REG  CAN_MB_MCR;  // MailBox Control Register
  189. } AT91S_CAN_MB, *AT91PS_CAN_MB;
  190. #else
  191. #define CAN_MMR         (AT91_CAST(AT91_REG *)  0x00000000) // (CAN_MMR) MailBox Mode Register
  192. #define CAN_MAM         (AT91_CAST(AT91_REG *)  0x00000004) // (CAN_MAM) MailBox Acceptance Mask Register
  193. #define CAN_MID         (AT91_CAST(AT91_REG *)  0x00000008) // (CAN_MID) MailBox ID Register
  194. #define CAN_MFID        (AT91_CAST(AT91_REG *)  0x0000000C) // (CAN_MFID) MailBox Family ID Register
  195. #define CAN_MSR         (AT91_CAST(AT91_REG *)  0x00000010) // (CAN_MSR) MailBox Status Register
  196. #define CAN_MDL         (AT91_CAST(AT91_REG *)  0x00000014) // (CAN_MDL) MailBox Data Low Register
  197. #define CAN_MDH         (AT91_CAST(AT91_REG *)  0x00000018) // (CAN_MDH) MailBox Data High Register
  198. #define CAN_MCR         (AT91_CAST(AT91_REG *)  0x0000001C) // (CAN_MCR) MailBox Control Register
  200. #endif
  201. // -------- CAN_MMR : (CAN_MB Offset: 0x0) CAN Message Mode Register --------
  202. #define AT91C_CAN_MTIMEMARK   (0xFFFF <<  0) // (CAN_MB) Mailbox Timemark
  203. #define AT91C_CAN_PRIOR       (0xF << 16) // (CAN_MB) Mailbox Priority
  204. #define AT91C_CAN_MOT         (0x7 << 24) // (CAN_MB) Mailbox Object Type
  205. #define  AT91C_CAN_MOT_DIS                  (0x0 << 24) // (CAN_MB)
  206. #define  AT91C_CAN_MOT_RX                   (0x1 << 24) // (CAN_MB)
  207. #define  AT91C_CAN_MOT_RXOVERWRITE          (0x2 << 24) // (CAN_MB)
  208. #define  AT91C_CAN_MOT_TX                   (0x3 << 24) // (CAN_MB)
  209. #define  AT91C_CAN_MOT_CONSUMER             (0x4 << 24) // (CAN_MB)
  210. #define  AT91C_CAN_MOT_PRODUCER             (0x5 << 24) // (CAN_MB)
  211. // -------- CAN_MAM : (CAN_MB Offset: 0x4) CAN Message Acceptance Mask Register --------
  212. #define AT91C_CAN_MIDvB       (0x3FFFF <<  0) // (CAN_MB) Complementary bits for identifier in extended mode
  213. #define AT91C_CAN_MIDvA       (0x7FF << 18) // (CAN_MB) Identifier for standard frame mode
  214. #define AT91C_CAN_MIDE        (0x1 << 29) // (CAN_MB) Identifier Version
  215. // -------- CAN_MID : (CAN_MB Offset: 0x8) CAN Message ID Register --------
  216. // -------- CAN_MFID : (CAN_MB Offset: 0xc) CAN Message Family ID Register --------
  217. // -------- CAN_MSR : (CAN_MB Offset: 0x10) CAN Message Status Register --------
  218. #define AT91C_CAN_MTIMESTAMP  (0xFFFF <<  0) // (CAN_MB) Timer Value
  219. #define AT91C_CAN_MDLC        (0xF << 16) // (CAN_MB) Mailbox Data Length Code
  220. #define AT91C_CAN_MRTR        (0x1 << 20) // (CAN_MB) Mailbox Remote Transmission Request
  221. #define AT91C_CAN_MABT        (0x1 << 22) // (CAN_MB) Mailbox Message Abort
  222. #define AT91C_CAN_MRDY        (0x1 << 23) // (CAN_MB) Mailbox Ready
  223. #define AT91C_CAN_MMI         (0x1 << 24) // (CAN_MB) Mailbox Message Ignored
  224. // -------- CAN_MDL : (CAN_MB Offset: 0x14) CAN Message Data Low Register --------
  225. // -------- CAN_MDH : (CAN_MB Offset: 0x18) CAN Message Data High Register --------
  226. // -------- CAN_MCR : (CAN_MB Offset: 0x1c) CAN Message Control Register --------
  227. #define AT91C_CAN_MACR        (0x1 << 22) // (CAN_MB) Abort Request for Mailbox
  228. #define AT91C_CAN_MTCR        (0x1 << 23) // (CAN_MB) Mailbox Transfer Command
  230. // *****************************************************************************
  231. //              SOFTWARE API DEFINITION  FOR Control Area Network Interface
  232. // *****************************************************************************
  233. #ifndef __ASSEMBLY__
  234. typedef struct _AT91S_CAN {
  235. AT91_REG  CAN_MR;  // Mode Register
  236. AT91_REG  CAN_IER;  // Interrupt Enable Register
  237. AT91_REG  CAN_IDR;  // Interrupt Disable Register
  238. AT91_REG  CAN_IMR;  // Interrupt Mask Register
  239. AT91_REG  CAN_SR;  // Status Register
  240. AT91_REG  CAN_BR;  // Baudrate Register
  241. AT91_REG  CAN_TIM;  // Timer Register
  242. AT91_REG  CAN_TIMESTP;  // Time Stamp Register
  243. AT91_REG  CAN_ECR;  // Error Counter Register
  244. AT91_REG  CAN_TCR;  // Transfer Command Register
  245. AT91_REG  CAN_ACR;  // Abort Command Register
  246. AT91_REG  Reserved0[52];  //
  247. AT91_REG  CAN_VR;  // Version Register
  248. AT91_REG  Reserved1[64];  //
  249. AT91S_CAN_MB  CAN_MB0;  // CAN Mailbox 0
  250. AT91S_CAN_MB  CAN_MB1;  // CAN Mailbox 1
  251. AT91S_CAN_MB  CAN_MB2;  // CAN Mailbox 2
  252. AT91S_CAN_MB  CAN_MB3;  // CAN Mailbox 3
  253. AT91S_CAN_MB  CAN_MB4;  // CAN Mailbox 4
  254. AT91S_CAN_MB  CAN_MB5;  // CAN Mailbox 5
  255. AT91S_CAN_MB  CAN_MB6;  // CAN Mailbox 6
  256. AT91S_CAN_MB  CAN_MB7;  // CAN Mailbox 7
  257. AT91S_CAN_MB  CAN_MB8;  // CAN Mailbox 8
  258. AT91S_CAN_MB  CAN_MB9;  // CAN Mailbox 9
  259. AT91S_CAN_MB  CAN_MB10;  // CAN Mailbox 10
  260. AT91S_CAN_MB  CAN_MB11;  // CAN Mailbox 11
  261. AT91S_CAN_MB  CAN_MB12;  // CAN Mailbox 12
  262. AT91S_CAN_MB  CAN_MB13;  // CAN Mailbox 13
  263. AT91S_CAN_MB  CAN_MB14;  // CAN Mailbox 14
  264. AT91S_CAN_MB  CAN_MB15;  // CAN Mailbox 15
  265. } AT91S_CAN, *AT91PS_CAN;
  266. #else
  267. #define CAN_MR          (AT91_CAST(AT91_REG *)  0x00000000) // (CAN_MR) Mode Register
  268. #define CAN_IER         (AT91_CAST(AT91_REG *)  0x00000004) // (CAN_IER) Interrupt Enable Register
  269. #define CAN_IDR         (AT91_CAST(AT91_REG *)  0x00000008) // (CAN_IDR) Interrupt Disable Register
  270. #define CAN_IMR         (AT91_CAST(AT91_REG *)  0x0000000C) // (CAN_IMR) Interrupt Mask Register
  271. #define CAN_SR          (AT91_CAST(AT91_REG *)  0x00000010) // (CAN_SR) Status Register
  272. #define CAN_BR          (AT91_CAST(AT91_REG *)  0x00000014) // (CAN_BR) Baudrate Register
  273. #define CAN_TIM         (AT91_CAST(AT91_REG *)  0x00000018) // (CAN_TIM) Timer Register
  274. #define CAN_TIMESTP     (AT91_CAST(AT91_REG *)  0x0000001C) // (CAN_TIMESTP) Time Stamp Register
  275. #define CAN_ECR         (AT91_CAST(AT91_REG *)  0x00000020) // (CAN_ECR) Error Counter Register
  276. #define CAN_TCR         (AT91_CAST(AT91_REG *)  0x00000024) // (CAN_TCR) Transfer Command Register
  277. #define CAN_ACR         (AT91_CAST(AT91_REG *)  0x00000028) // (CAN_ACR) Abort Command Register
  278. #define CAN_VR          (AT91_CAST(AT91_REG *)  0x000000FC) // (CAN_VR) Version Register
  280. #endif
  281. // -------- CAN_MR : (CAN Offset: 0x0) CAN Mode Register --------
  282. #define AT91C_CAN_CANEN       (0x1 <<  0) // (CAN) CAN Controller Enable
  283. #define AT91C_CAN_LPM         (0x1 <<  1) // (CAN) Disable/Enable Low Power Mode
  284. #define AT91C_CAN_ABM         (0x1 <<  2) // (CAN) Disable/Enable Autobaud/Listen Mode
  285. #define AT91C_CAN_OVL         (0x1 <<  3) // (CAN) Disable/Enable Overload Frame
  286. #define AT91C_CAN_TEOF        (0x1 <<  4) // (CAN) Time Stamp messages at each end of Frame
  287. #define AT91C_CAN_TTM         (0x1 <<  5) // (CAN) Disable/Enable Time Trigger Mode
  288. #define AT91C_CAN_TIMFRZ      (0x1 <<  6) // (CAN) Enable Timer Freeze
  289. #define AT91C_CAN_DRPT        (0x1 <<  7) // (CAN) Disable Repeat
  290. // -------- CAN_IER : (CAN Offset: 0x4) CAN Interrupt Enable Register --------
  291. #define AT91C_CAN_MB0         (0x1 <<  0) // (CAN) Mailbox 0 Flag
  292. #define AT91C_CAN_MB1         (0x1 <<  1) // (CAN) Mailbox 1 Flag
  293. #define AT91C_CAN_MB2         (0x1 <<  2) // (CAN) Mailbox 2 Flag
  294. #define AT91C_CAN_MB3         (0x1 <<  3) // (CAN) Mailbox 3 Flag
  295. #define AT91C_CAN_MB4         (0x1 <<  4) // (CAN) Mailbox 4 Flag
  296. #define AT91C_CAN_MB5         (0x1 <<  5) // (CAN) Mailbox 5 Flag
  297. #define AT91C_CAN_MB6         (0x1 <<  6) // (CAN) Mailbox 6 Flag
  298. #define AT91C_CAN_MB7         (0x1 <<  7) // (CAN) Mailbox 7 Flag
  299. #define AT91C_CAN_MB8         (0x1 <<  8) // (CAN) Mailbox 8 Flag
  300. #define AT91C_CAN_MB9         (0x1 <<  9) // (CAN) Mailbox 9 Flag
  301. #define AT91C_CAN_MB10        (0x1 << 10) // (CAN) Mailbox 10 Flag
  302. #define AT91C_CAN_MB11        (0x1 << 11) // (CAN) Mailbox 11 Flag
  303. #define AT91C_CAN_MB12        (0x1 << 12) // (CAN) Mailbox 12 Flag
  304. #define AT91C_CAN_MB13        (0x1 << 13) // (CAN) Mailbox 13 Flag
  305. #define AT91C_CAN_MB14        (0x1 << 14) // (CAN) Mailbox 14 Flag
  306. #define AT91C_CAN_MB15        (0x1 << 15) // (CAN) Mailbox 15 Flag
  307. #define AT91C_CAN_ERRA        (0x1 << 16) // (CAN) Error Active Mode Flag
  308. #define AT91C_CAN_WARN        (0x1 << 17) // (CAN) Warning Limit Flag
  309. #define AT91C_CAN_ERRP        (0x1 << 18) // (CAN) Error Passive Mode Flag
  310. #define AT91C_CAN_BOFF        (0x1 << 19) // (CAN) Bus Off Mode Flag
  311. #define AT91C_CAN_SLEEP       (0x1 << 20) // (CAN) Sleep Flag
  312. #define AT91C_CAN_WAKEUP      (0x1 << 21) // (CAN) Wakeup Flag
  313. #define AT91C_CAN_TOVF        (0x1 << 22) // (CAN) Timer Overflow Flag
  314. #define AT91C_CAN_TSTP        (0x1 << 23) // (CAN) Timestamp Flag
  315. #define AT91C_CAN_CERR        (0x1 << 24) // (CAN) CRC Error
  316. #define AT91C_CAN_SERR        (0x1 << 25) // (CAN) Stuffing Error
  317. #define AT91C_CAN_AERR        (0x1 << 26) // (CAN) Acknowledgment Error
  318. #define AT91C_CAN_FERR        (0x1 << 27) // (CAN) Form Error
  319. #define AT91C_CAN_BERR        (0x1 << 28) // (CAN) Bit Error
  320. // -------- CAN_IDR : (CAN Offset: 0x8) CAN Interrupt Disable Register --------
  321. // -------- CAN_IMR : (CAN Offset: 0xc) CAN Interrupt Mask Register --------
  322. // -------- CAN_SR : (CAN Offset: 0x10) CAN Status Register --------
  323. #define AT91C_CAN_RBSY        (0x1 << 29) // (CAN) Receiver Busy
  324. #define AT91C_CAN_TBSY        (0x1 << 30) // (CAN) Transmitter Busy
  325. #define AT91C_CAN_OVLY        (0x1 << 31) // (CAN) Overload Busy
  326. // -------- CAN_BR : (CAN Offset: 0x14) CAN Baudrate Register --------
  327. #define AT91C_CAN_PHASE2      (0x7 <<  0) // (CAN) Phase 2 segment
  328. #define AT91C_CAN_PHASE1      (0x7 <<  4) // (CAN) Phase 1 segment
  329. #define AT91C_CAN_PROPAG      (0x7 <<  8) // (CAN) Programmation time segment
  330. #define AT91C_CAN_SYNC        (0x3 << 12) // (CAN) Re-synchronization jump width segment
  331. #define AT91C_CAN_BRP         (0x7F << 16) // (CAN) Baudrate Prescaler
  332. #define AT91C_CAN_SMP         (0x1 << 24) // (CAN) Sampling mode
  333. // -------- CAN_TIM : (CAN Offset: 0x18) CAN Timer Register --------
  334. #define AT91C_CAN_TIMER       (0xFFFF <<  0) // (CAN) Timer field
  335. // -------- CAN_TIMESTP : (CAN Offset: 0x1c) CAN Timestamp Register --------
  336. // -------- CAN_ECR : (CAN Offset: 0x20) CAN Error Counter Register --------
  337. #define AT91C_CAN_REC         (0xFF <<  0) // (CAN) Receive Error Counter
  338. #define AT91C_CAN_TEC         (0xFF << 16) // (CAN) Transmit Error Counter
  339. // -------- CAN_TCR : (CAN Offset: 0x24) CAN Transfer Command Register --------
  340. #define AT91C_CAN_TIMRST      (0x1 << 31) // (CAN) Timer Reset Field
  341. // -------- CAN_ACR : (CAN Offset: 0x28) CAN Abort Command Register --------
  343. // *****************************************************************************
  344. //              SOFTWARE API DEFINITION  FOR Ethernet MAC 10/100
  345. // *****************************************************************************
  346. #ifndef __ASSEMBLY__
  347. typedef struct _AT91S_EMAC {
  348. AT91_REG  EMAC_NCR;  // Network Control Register
  349. AT91_REG  EMAC_NCFGR;  // Network Configuration Register
  350. AT91_REG  EMAC_NSR;  // Network Status Register
  351. AT91_REG  Reserved0[2];  //
  352. AT91_REG  EMAC_TSR;  // Transmit Status Register
  353. AT91_REG  EMAC_RBQP;  // Receive Buffer Queue Pointer
  354. AT91_REG  EMAC_TBQP;  // Transmit Buffer Queue Pointer
  355. AT91_REG  EMAC_RSR;  // Receive Status Register
  356. AT91_REG  EMAC_ISR;  // Interrupt Status Register
  357. AT91_REG  EMAC_IER;  // Interrupt Enable Register
  358. AT91_REG  EMAC_IDR;  // Interrupt Disable Register
  359. AT91_REG  EMAC_IMR;  // Interrupt Mask Register
  360. AT91_REG  EMAC_MAN;  // PHY Maintenance Register
  361. AT91_REG  EMAC_PTR;  // Pause Time Register
  362. AT91_REG  EMAC_PFR;  // Pause Frames received Register
  363. AT91_REG  EMAC_FTO;  // Frames Transmitted OK Register
  364. AT91_REG  EMAC_SCF;  // Single Collision Frame Register
  365. AT91_REG  EMAC_MCF;  // Multiple Collision Frame Register
  366. AT91_REG  EMAC_FRO;  // Frames Received OK Register
  367. AT91_REG  EMAC_FCSE;  // Frame Check Sequence Error Register
  368. AT91_REG  EMAC_ALE;  // Alignment Error Register
  369. AT91_REG  EMAC_DTF;  // Deferred Transmission Frame Register
  370. AT91_REG  EMAC_LCOL;  // Late Collision Register
  371. AT91_REG  EMAC_ECOL;  // Excessive Collision Register
  372. AT91_REG  EMAC_TUND;  // Transmit Underrun Error Register
  373. AT91_REG  EMAC_CSE;  // Carrier Sense Error Register
  374. AT91_REG  EMAC_RRE;  // Receive Ressource Error Register
  375. AT91_REG  EMAC_ROV;  // Receive Overrun Errors Register
  376. AT91_REG  EMAC_RSE;  // Receive Symbol Errors Register
  377. AT91_REG  EMAC_ELE;  // Excessive Length Errors Register
  378. AT91_REG  EMAC_RJA;  // Receive Jabbers Register
  379. AT91_REG  EMAC_USF;  // Undersize Frames Register
  380. AT91_REG  EMAC_STE;  // SQE Test Error Register
  381. AT91_REG  EMAC_RLE;  // Receive Length Field Mismatch Register
  382. AT91_REG  EMAC_TPF;  // Transmitted Pause Frames Register
  383. AT91_REG  EMAC_HRB;  // Hash Address Bottom[31:0]
  384. AT91_REG  EMAC_HRT;  // Hash Address Top[63:32]
  385. AT91_REG  EMAC_SA1L;  // Specific Address 1 Bottom, First 4 bytes
  386. AT91_REG  EMAC_SA1H;  // Specific Address 1 Top, Last 2 bytes
  387. AT91_REG  EMAC_SA2L;  // Specific Address 2 Bottom, First 4 bytes
  388. AT91_REG  EMAC_SA2H;  // Specific Address 2 Top, Last 2 bytes
  389. AT91_REG  EMAC_SA3L;  // Specific Address 3 Bottom, First 4 bytes
  390. AT91_REG  EMAC_SA3H;  // Specific Address 3 Top, Last 2 bytes
  391. AT91_REG  EMAC_SA4L;  // Specific Address 4 Bottom, First 4 bytes
  392. AT91_REG  EMAC_SA4H;  // Specific Address 4 Top, Last 2 bytes
  393. AT91_REG  EMAC_TID;  // Type ID Checking Register
  394. AT91_REG  EMAC_TPQ;  // Transmit Pause Quantum Register
  395. AT91_REG  EMAC_USRIO;  // USER Input/Output Register
  396. AT91_REG  EMAC_WOL;  // Wake On LAN Register
  397. AT91_REG  Reserved1[13];  //
  398. AT91_REG  EMAC_REV;  // Revision Register
  399. } AT91S_EMAC, *AT91PS_EMAC;
  400. #else
  401. #define EMAC_NCR        (AT91_CAST(AT91_REG *)  0x00000000) // (EMAC_NCR) Network Control Register
  402. #define EMAC_NCFGR      (AT91_CAST(AT91_REG *)  0x00000004) // (EMAC_NCFGR) Network Configuration Register
  403. #define EMAC_NSR        (AT91_CAST(AT91_REG *)  0x00000008) // (EMAC_NSR) Network Status Register
  404. #define EMAC_TSR        (AT91_CAST(AT91_REG *)  0x00000014) // (EMAC_TSR) Transmit Status Register
  405. #define EMAC_RBQP       (AT91_CAST(AT91_REG *)  0x00000018) // (EMAC_RBQP) Receive Buffer Queue Pointer
  406. #define EMAC_TBQP       (AT91_CAST(AT91_REG *)  0x0000001C) // (EMAC_TBQP) Transmit Buffer Queue Pointer
  407. #define EMAC_RSR        (AT91_CAST(AT91_REG *)  0x00000020) // (EMAC_RSR) Receive Status Register
  408. #define EMAC_ISR        (AT91_CAST(AT91_REG *)  0x00000024) // (EMAC_ISR) Interrupt Status Register
  409. #define EMAC_IER        (AT91_CAST(AT91_REG *)  0x00000028) // (EMAC_IER) Interrupt Enable Register
  410. #define EMAC_IDR        (AT91_CAST(AT91_REG *)  0x0000002C) // (EMAC_IDR) Interrupt Disable Register
  411. #define EMAC_IMR        (AT91_CAST(AT91_REG *)  0x00000030) // (EMAC_IMR) Interrupt Mask Register
  412. #define EMAC_MAN        (AT91_CAST(AT91_REG *)  0x00000034) // (EMAC_MAN) PHY Maintenance Register
  413. #define EMAC_PTR        (AT91_CAST(AT91_REG *)  0x00000038) // (EMAC_PTR) Pause Time Register
  414. #define EMAC_PFR        (AT91_CAST(AT91_REG *)  0x0000003C) // (EMAC_PFR) Pause Frames received Register
  415. #define EMAC_FTO        (AT91_CAST(AT91_REG *)  0x00000040) // (EMAC_FTO) Frames Transmitted OK Register
  416. #define EMAC_SCF        (AT91_CAST(AT91_REG *)  0x00000044) // (EMAC_SCF) Single Collision Frame Register
  417. #define EMAC_MCF        (AT91_CAST(AT91_REG *)  0x00000048) // (EMAC_MCF) Multiple Collision Frame Register
  418. #define EMAC_FRO        (AT91_CAST(AT91_REG *)  0x0000004C) // (EMAC_FRO) Frames Received OK Register
  419. #define EMAC_FCSE       (AT91_CAST(AT91_REG *)  0x00000050) // (EMAC_FCSE) Frame Check Sequence Error Register
  420. #define EMAC_ALE        (AT91_CAST(AT91_REG *)  0x00000054) // (EMAC_ALE) Alignment Error Register
  421. #define EMAC_DTF        (AT91_CAST(AT91_REG *)  0x00000058) // (EMAC_DTF) Deferred Transmission Frame Register
  422. #define EMAC_LCOL       (AT91_CAST(AT91_REG *)  0x0000005C) // (EMAC_LCOL) Late Collision Register
  423. #define EMAC_ECOL       (AT91_CAST(AT91_REG *)  0x00000060) // (EMAC_ECOL) Excessive Collision Register
  424. #define EMAC_TUND       (AT91_CAST(AT91_REG *)  0x00000064) // (EMAC_TUND) Transmit Underrun Error Register
  425. #define EMAC_CSE        (AT91_CAST(AT91_REG *)  0x00000068) // (EMAC_CSE) Carrier Sense Error Register
  426. #define EMAC_RRE        (AT91_CAST(AT91_REG *)  0x0000006C) // (EMAC_RRE) Receive Ressource Error Register
  427. #define EMAC_ROV        (AT91_CAST(AT91_REG *)  0x00000070) // (EMAC_ROV) Receive Overrun Errors Register
  428. #define EMAC_RSE        (AT91_CAST(AT91_REG *)  0x00000074) // (EMAC_RSE) Receive Symbol Errors Register
  429. #define EMAC_ELE        (AT91_CAST(AT91_REG *)  0x00000078) // (EMAC_ELE) Excessive Length Errors Register
  430. #define EMAC_RJA        (AT91_CAST(AT91_REG *)  0x0000007C) // (EMAC_RJA) Receive Jabbers Register
  431. #define EMAC_USF        (AT91_CAST(AT91_REG *)  0x00000080) // (EMAC_USF) Undersize Frames Register
  432. #define EMAC_STE        (AT91_CAST(AT91_REG *)  0x00000084) // (EMAC_STE) SQE Test Error Register
  433. #define EMAC_RLE        (AT91_CAST(AT91_REG *)  0x00000088) // (EMAC_RLE) Receive Length Field Mismatch Register
  434. #define EMAC_TPF        (AT91_CAST(AT91_REG *)  0x0000008C) // (EMAC_TPF) Transmitted Pause Frames Register
  435. #define EMAC_HRB        (AT91_CAST(AT91_REG *)  0x00000090) // (EMAC_HRB) Hash Address Bottom[31:0]
  436. #define EMAC_HRT        (AT91_CAST(AT91_REG *)  0x00000094) // (EMAC_HRT) Hash Address Top[63:32]
  437. #define EMAC_SA1L       (AT91_CAST(AT91_REG *)  0x00000098) // (EMAC_SA1L) Specific Address 1 Bottom, First 4 bytes
  438. #define EMAC_SA1H       (AT91_CAST(AT91_REG *)  0x0000009C) // (EMAC_SA1H) Specific Address 1 Top, Last 2 bytes
  439. #define EMAC_SA2L       (AT91_CAST(AT91_REG *)  0x000000A0) // (EMAC_SA2L) Specific Address 2 Bottom, First 4 bytes
  440. #define EMAC_SA2H       (AT91_CAST(AT91_REG *)  0x000000A4) // (EMAC_SA2H) Specific Address 2 Top, Last 2 bytes
  441. #define EMAC_SA3L       (AT91_CAST(AT91_REG *)  0x000000A8) // (EMAC_SA3L) Specific Address 3 Bottom, First 4 bytes
  442. #define EMAC_SA3H       (AT91_CAST(AT91_REG *)  0x000000AC) // (EMAC_SA3H) Specific Address 3 Top, Last 2 bytes
  443. #define EMAC_SA4L       (AT91_CAST(AT91_REG *)  0x000000B0) // (EMAC_SA4L) Specific Address 4 Bottom, First 4 bytes
  444. #define EMAC_SA4H       (AT91_CAST(AT91_REG *)  0x000000B4) // (EMAC_SA4H) Specific Address 4 Top, Last 2 bytes
  445. #define EMAC_TID        (AT91_CAST(AT91_REG *)  0x000000B8) // (EMAC_TID) Type ID Checking Register
  446. #define EMAC_TPQ        (AT91_CAST(AT91_REG *)  0x000000BC) // (EMAC_TPQ) Transmit Pause Quantum Register
  447. #define EMAC_USRIO      (AT91_CAST(AT91_REG *)  0x000000C0) // (EMAC_USRIO) USER Input/Output Register
  448. #define EMAC_WOL        (AT91_CAST(AT91_REG *)  0x000000C4) // (EMAC_WOL) Wake On LAN Register
  449. #define EMAC_REV        (AT91_CAST(AT91_REG *)  0x000000FC) // (EMAC_REV) Revision Register
  451. #endif
  452. // -------- EMAC_NCR : (EMAC Offset: 0x0)  --------
  453. #define AT91C_EMAC_LB         (0x1 <<  0) // (EMAC) Loopback. Optional. When set, loopback signal is at high level.
  454. #define AT91C_EMAC_LLB        (0x1 <<  1) // (EMAC) Loopback local.
  455. #define AT91C_EMAC_RE         (0x1 <<  2) // (EMAC) Receive enable.
  456. #define AT91C_EMAC_TE         (0x1 <<  3) // (EMAC) Transmit enable.
  457. #define AT91C_EMAC_MPE        (0x1 <<  4) // (EMAC) Management port enable.
  458. #define AT91C_EMAC_CLRSTAT    (0x1 <<  5) // (EMAC) Clear statistics registers.
  459. #define AT91C_EMAC_INCSTAT    (0x1 <<  6) // (EMAC) Increment statistics registers.
  460. #define AT91C_EMAC_WESTAT     (0x1 <<  7) // (EMAC) Write enable for statistics registers.
  461. #define AT91C_EMAC_BP         (0x1 <<  8) // (EMAC) Back pressure.
  462. #define AT91C_EMAC_TSTART     (0x1 <<  9) // (EMAC) Start Transmission.
  463. #define AT91C_EMAC_THALT      (0x1 << 10) // (EMAC) Transmission Halt.
  464. #define AT91C_EMAC_TPFR       (0x1 << 11) // (EMAC) Transmit pause frame
  465. #define AT91C_EMAC_TZQ        (0x1 << 12) // (EMAC) Transmit zero quantum pause frame
  466. // -------- EMAC_NCFGR : (EMAC Offset: 0x4) Network Configuration Register --------
  467. #define AT91C_EMAC_SPD        (0x1 <<  0) // (EMAC) Speed.
  468. #define AT91C_EMAC_FD         (0x1 <<  1) // (EMAC) Full duplex.
  469. #define AT91C_EMAC_JFRAME     (0x1 <<  3) // (EMAC) Jumbo Frames.
  470. #define AT91C_EMAC_CAF        (0x1 <<  4) // (EMAC) Copy all frames.
  471. #define AT91C_EMAC_NBC        (0x1 <<  5) // (EMAC) No broadcast.
  472. #define AT91C_EMAC_MTI        (0x1 <<  6) // (EMAC) Multicast hash event enable
  473. #define AT91C_EMAC_UNI        (0x1 <<  7) // (EMAC) Unicast hash enable.
  474. #define AT91C_EMAC_BIG        (0x1 <<  8) // (EMAC) Receive 1522 bytes.
  475. #define AT91C_EMAC_EAE        (0x1 <<  9) // (EMAC) External address match enable.
  476. #define AT91C_EMAC_CLK        (0x3 << 10) // (EMAC)
  477. #define  AT91C_EMAC_CLK_HCLK_8               (0x0 << 10) // (EMAC) HCLK divided by 8
  478. #define  AT91C_EMAC_CLK_HCLK_16              (0x1 << 10) // (EMAC) HCLK divided by 16
  479. #define  AT91C_EMAC_CLK_HCLK_32              (0x2 << 10) // (EMAC) HCLK divided by 32
  480. #define  AT91C_EMAC_CLK_HCLK_64              (0x3 << 10) // (EMAC) HCLK divided by 64
  481. #define AT91C_EMAC_RTY        (0x1 << 12) // (EMAC)
  482. #define AT91C_EMAC_PAE        (0x1 << 13) // (EMAC)
  483. #define AT91C_EMAC_RBOF       (0x3 << 14) // (EMAC)
  484. #define  AT91C_EMAC_RBOF_OFFSET_0             (0x0 << 14) // (EMAC) no offset from start of receive buffer
  485. #define  AT91C_EMAC_RBOF_OFFSET_1             (0x1 << 14) // (EMAC) one byte offset from start of receive buffer
  486. #define  AT91C_EMAC_RBOF_OFFSET_2             (0x2 << 14) // (EMAC) two bytes offset from start of receive buffer
  487. #define  AT91C_EMAC_RBOF_OFFSET_3             (0x3 << 14) // (EMAC) three bytes offset from start of receive buffer
  488. #define AT91C_EMAC_RLCE       (0x1 << 16) // (EMAC) Receive Length field Checking Enable
  489. #define AT91C_EMAC_DRFCS      (0x1 << 17) // (EMAC) Discard Receive FCS
  490. #define AT91C_EMAC_EFRHD      (0x1 << 18) // (EMAC)
  491. #define AT91C_EMAC_IRXFCS     (0x1 << 19) // (EMAC) Ignore RX FCS
  492. // -------- EMAC_NSR : (EMAC Offset: 0x8) Network Status Register --------
  493. #define AT91C_EMAC_LINKR      (0x1 <<  0) // (EMAC)
  494. #define AT91C_EMAC_MDIO       (0x1 <<  1) // (EMAC)
  495. #define AT91C_EMAC_IDLE       (0x1 <<  2) // (EMAC)
  496. // -------- EMAC_TSR : (EMAC Offset: 0x14) Transmit Status Register --------
  497. #define AT91C_EMAC_UBR        (0x1 <<  0) // (EMAC)
  498. #define AT91C_EMAC_COL        (0x1 <<  1) // (EMAC)
  499. #define AT91C_EMAC_RLES       (0x1 <<  2) // (EMAC)
  500. #define AT91C_EMAC_TGO        (0x1 <<  3) // (EMAC) Transmit Go
  501. #define AT91C_EMAC_BEX        (0x1 <<  4) // (EMAC) Buffers exhausted mid frame
  502. #define AT91C_EMAC_COMP       (0x1 <<  5) // (EMAC)
  503. #define AT91C_EMAC_UND        (0x1 <<  6) // (EMAC)
  504. // -------- EMAC_RSR : (EMAC Offset: 0x20) Receive Status Register --------
  505. #define AT91C_EMAC_BNA        (0x1 <<  0) // (EMAC)
  506. #define AT91C_EMAC_REC        (0x1 <<  1) // (EMAC)
  507. #define AT91C_EMAC_OVR        (0x1 <<  2) // (EMAC)
  508. // -------- EMAC_ISR : (EMAC Offset: 0x24) Interrupt Status Register --------
  509. #define AT91C_EMAC_MFD        (0x1 <<  0) // (EMAC)
  510. #define AT91C_EMAC_RCOMP      (0x1 <<  1) // (EMAC)
  511. #define AT91C_EMAC_RXUBR      (0x1 <<  2) // (EMAC)
  512. #define AT91C_EMAC_TXUBR      (0x1 <<  3) // (EMAC)
  513. #define AT91C_EMAC_TUNDR      (0x1 <<  4) // (EMAC)
  514. #define AT91C_EMAC_RLEX       (0x1 <<  5) // (EMAC)
  515. #define AT91C_EMAC_TXERR      (0x1 <<  6) // (EMAC)
  516. #define AT91C_EMAC_TCOMP      (0x1 <<  7) // (EMAC)
  517. #define AT91C_EMAC_LINK       (0x1 <<  9) // (EMAC)
  518. #define AT91C_EMAC_ROVR       (0x1 << 10) // (EMAC)
  519. #define AT91C_EMAC_HRESP      (0x1 << 11) // (EMAC)
  520. #define AT91C_EMAC_PFRE       (0x1 << 12) // (EMAC)
  521. #define AT91C_EMAC_PTZ        (0x1 << 13) // (EMAC)
  522. // -------- EMAC_IER : (EMAC Offset: 0x28) Interrupt Enable Register --------
  523. // -------- EMAC_IDR : (EMAC Offset: 0x2c) Interrupt Disable Register --------
  524. // -------- EMAC_IMR : (EMAC Offset: 0x30) Interrupt Mask Register --------
  525. // -------- EMAC_MAN : (EMAC Offset: 0x34) PHY Maintenance Register --------
  526. #define AT91C_EMAC_DATA       (0xFFFF <<  0) // (EMAC)
  527. #define AT91C_EMAC_CODE       (0x3 << 16) // (EMAC)
  528. #define AT91C_EMAC_REGA       (0x1F << 18) // (EMAC)
  529. #define AT91C_EMAC_PHYA       (0x1F << 23) // (EMAC)
  530. #define AT91C_EMAC_RW         (0x3 << 28) // (EMAC)
  531. #define AT91C_EMAC_SOF        (0x3 << 30) // (EMAC)
  532. // -------- EMAC_USRIO : (EMAC Offset: 0xc0) USER Input Output Register --------
  533. #define AT91C_EMAC_RMII       (0x1 <<  0) // (EMAC) Reduce MII
  534. #define AT91C_EMAC_CLKEN      (0x1 <<  1) // (EMAC) Clock Enable
  535. // -------- EMAC_WOL : (EMAC Offset: 0xc4) Wake On LAN Register --------
  536. #define AT91C_EMAC_IP         (0xFFFF <<  0) // (EMAC) ARP request IP address
  537. #define AT91C_EMAC_MAG        (0x1 << 16) // (EMAC) Magic packet event enable
  538. #define AT91C_EMAC_ARP        (0x1 << 17) // (EMAC) ARP request event enable
  539. #define AT91C_EMAC_SA1        (0x1 << 18) // (EMAC) Specific address register 1 event enable
  540. // -------- EMAC_REV : (EMAC Offset: 0xfc) Revision Register --------
  541. #define AT91C_EMAC_REVREF     (0xFFFF <<  0) // (EMAC)
  542. #define AT91C_EMAC_PARTREF    (0xFFFF << 16) // (EMAC)
  544. // *****************************************************************************
  545. //              SOFTWARE API DEFINITION  FOR Analog to Digital Convertor
  546. // *****************************************************************************
  547. #ifndef __ASSEMBLY__
  548. typedef struct _AT91S_ADC {
  549. AT91_REG  ADC_CR;  // ADC Control Register
  550. AT91_REG  ADC_MR;  // ADC Mode Register
  551. AT91_REG  Reserved0[2];  //
  552. AT91_REG  ADC_CHER;  // ADC Channel Enable Register
  553. AT91_REG  ADC_CHDR;  // ADC Channel Disable Register
  554. AT91_REG  ADC_CHSR;  // ADC Channel Status Register
  555. AT91_REG  ADC_SR;  // ADC Status Register
  556. AT91_REG  ADC_LCDR;  // ADC Last Converted Data Register
  557. AT91_REG  ADC_IER;  // ADC Interrupt Enable Register
  558. AT91_REG  ADC_IDR;  // ADC Interrupt Disable Register
  559. AT91_REG  ADC_IMR;  // ADC Interrupt Mask Register
  560. AT91_REG  ADC_CDR0;  // ADC Channel Data Register 0
  561. AT91_REG  ADC_CDR1;  // ADC Channel Data Register 1
  562. AT91_REG  ADC_CDR2;  // ADC Channel Data Register 2
  563. AT91_REG  ADC_CDR3;  // ADC Channel Data Register 3
  564. AT91_REG  ADC_CDR4;  // ADC Channel Data Register 4
  565. AT91_REG  ADC_CDR5;  // ADC Channel Data Register 5
  566. AT91_REG  ADC_CDR6;  // ADC Channel Data Register 6
  567. AT91_REG  ADC_CDR7;  // ADC Channel Data Register 7
  568. AT91_REG  Reserved1[44];  //
  569. AT91_REG  ADC_RPR;  // Receive Pointer Register
  570. AT91_REG  ADC_RCR;  // Receive Counter Register
  571. AT91_REG  ADC_TPR;  // Transmit Pointer Register
  572. AT91_REG  ADC_TCR;  // Transmit Counter Register
  573. AT91_REG  ADC_RNPR;  // Receive Next Pointer Register
  574. AT91_REG  ADC_RNCR;  // Receive Next Counter Register
  575. AT91_REG  ADC_TNPR;  // Transmit Next Pointer Register
  576. AT91_REG  ADC_TNCR;  // Transmit Next Counter Register
  577. AT91_REG  ADC_PTCR;  // PDC Transfer Control Register
  578. AT91_REG  ADC_PTSR;  // PDC Transfer Status Register
  579. } AT91S_ADC, *AT91PS_ADC;
  580. #else
  581. #define ADC_CR          (AT91_CAST(AT91_REG *)  0x00000000) // (ADC_CR) ADC Control Register
  582. #define ADC_MR          (AT91_CAST(AT91_REG *)  0x00000004) // (ADC_MR) ADC Mode Register
  583. #define ADC_CHER        (AT91_CAST(AT91_REG *)  0x00000010) // (ADC_CHER) ADC Channel Enable Register
  584. #define ADC_CHDR        (AT91_CAST(AT91_REG *)  0x00000014) // (ADC_CHDR) ADC Channel Disable Register
  585. #define ADC_CHSR        (AT91_CAST(AT91_REG *)  0x00000018) // (ADC_CHSR) ADC Channel Status Register
  586. #define ADC_SR          (AT91_CAST(AT91_REG *)  0x0000001C) // (ADC_SR) ADC Status Register
  587. #define ADC_LCDR        (AT91_CAST(AT91_REG *)  0x00000020) // (ADC_LCDR) ADC Last Converted Data Register
  588. #define ADC_IER         (AT91_CAST(AT91_REG *)  0x00000024) // (ADC_IER) ADC Interrupt Enable Register
  589. #define ADC_IDR         (AT91_CAST(AT91_REG *)  0x00000028) // (ADC_IDR) ADC Interrupt Disable Register
  590. #define ADC_IMR         (AT91_CAST(AT91_REG *)  0x0000002C) // (ADC_IMR) ADC Interrupt Mask Register
  591. #define ADC_CDR0        (AT91_CAST(AT91_REG *)  0x00000030) // (ADC_CDR0) ADC Channel Data Register 0
  592. #define ADC_CDR1        (AT91_CAST(AT91_REG *)  0x00000034) // (ADC_CDR1) ADC Channel Data Register 1
  593. #define ADC_CDR2        (AT91_CAST(AT91_REG *)  0x00000038) // (ADC_CDR2) ADC Channel Data Register 2
  594. #define ADC_CDR3        (AT91_CAST(AT91_REG *)  0x0000003C) // (ADC_CDR3) ADC Channel Data Register 3
  595. #define ADC_CDR4        (AT91_CAST(AT91_REG *)  0x00000040) // (ADC_CDR4) ADC Channel Data Register 4
  596. #define ADC_CDR5        (AT91_CAST(AT91_REG *)  0x00000044) // (ADC_CDR5) ADC Channel Data Register 5
  597. #define ADC_CDR6        (AT91_CAST(AT91_REG *)  0x00000048) // (ADC_CDR6) ADC Channel Data Register 6
  598. #define ADC_CDR7        (AT91_CAST(AT91_REG *)  0x0000004C) // (ADC_CDR7) ADC Channel Data Register 7
  600. #endif
  601. // -------- ADC_CR : (ADC Offset: 0x0) ADC Control Register --------
  602. #define AT91C_ADC_SWRST       (0x1 <<  0) // (ADC) Software Reset
  603. #define AT91C_ADC_START       (0x1 <<  1) // (ADC) Start Conversion
  604. // -------- ADC_MR : (ADC Offset: 0x4) ADC Mode Register --------
  605. #define AT91C_ADC_TRGEN       (0x1 <<  0) // (ADC) Trigger Enable
  606. #define  AT91C_ADC_TRGEN_DIS                  (0x0) // (ADC) Hradware triggers are disabled. Starting a conversion is only possible by software
  607. #define  AT91C_ADC_TRGEN_EN                   (0x1) // (ADC) Hardware trigger selected by TRGSEL field is enabled.
  608. #define AT91C_ADC_TRGSEL      (0x7 <<  1) // (ADC) Trigger Selection
  609. #define  AT91C_ADC_TRGSEL_TIOA0                (0x0 <<  1) // (ADC) Selected TRGSEL = TIAO0
  610. #define  AT91C_ADC_TRGSEL_TIOA1                (0x1 <<  1) // (ADC) Selected TRGSEL = TIAO1
  611. #define  AT91C_ADC_TRGSEL_TIOA2                (0x2 <<  1) // (ADC) Selected TRGSEL = TIAO2
  612. #define  AT91C_ADC_TRGSEL_TIOA3                (0x3 <<  1) // (ADC) Selected TRGSEL = TIAO3
  613. #define  AT91C_ADC_TRGSEL_TIOA4                (0x4 <<  1) // (ADC) Selected TRGSEL = TIAO4
  614. #define  AT91C_ADC_TRGSEL_TIOA5                (0x5 <<  1) // (ADC) Selected TRGSEL = TIAO5
  615. #define  AT91C_ADC_TRGSEL_EXT                  (0x6 <<  1) // (ADC) Selected TRGSEL = External Trigger
  616. #define AT91C_ADC_LOWRES      (0x1 <<  4) // (ADC) Resolution.
  617. #define  AT91C_ADC_LOWRES_10_BIT               (0x0 <<  4) // (ADC) 10-bit resolution
  618. #define  AT91C_ADC_LOWRES_8_BIT                (0x1 <<  4) // (ADC) 8-bit resolution
  619. #define AT91C_ADC_SLEEP       (0x1 <<  5) // (ADC) Sleep Mode
  620. #define  AT91C_ADC_SLEEP_NORMAL_MODE          (0x0 <<  5) // (ADC) Normal Mode
  621. #define  AT91C_ADC_SLEEP_MODE                 (0x1 <<  5) // (ADC) Sleep Mode
  622. #define AT91C_ADC_PRESCAL     (0x3F <<  8) // (ADC) Prescaler rate selection
  623. #define AT91C_ADC_STARTUP     (0x1F << 16) // (ADC) Startup Time
  624. #define AT91C_ADC_SHTIM       (0xF << 24) // (ADC) Sample & Hold Time
  625. // --------  ADC_CHER : (ADC Offset: 0x10) ADC Channel Enable Register --------
  626. #define AT91C_ADC_CH0         (0x1 <<  0) // (ADC) Channel 0
  627. #define AT91C_ADC_CH1         (0x1 <<  1) // (ADC) Channel 1
  628. #define AT91C_ADC_CH2         (0x1 <<  2) // (ADC) Channel 2
  629. #define AT91C_ADC_CH3         (0x1 <<  3) // (ADC) Channel 3
  630. #define AT91C_ADC_CH4         (0x1 <<  4) // (ADC) Channel 4
  631. #define AT91C_ADC_CH5         (0x1 <<  5) // (ADC) Channel 5
  632. #define AT91C_ADC_CH6         (0x1 <<  6) // (ADC) Channel 6
  633. #define AT91C_ADC_CH7         (0x1 <<  7) // (ADC) Channel 7
  634. // --------  ADC_CHDR : (ADC Offset: 0x14) ADC Channel Disable Register --------
  635. // --------  ADC_CHSR : (ADC Offset: 0x18) ADC Channel Status Register --------
  636. // -------- ADC_SR : (ADC Offset: 0x1c) ADC Status Register --------
  637. #define AT91C_ADC_EOC0        (0x1 <<  0) // (ADC) End of Conversion
  638. #define AT91C_ADC_EOC1        (0x1 <<  1) // (ADC) End of Conversion
  639. #define AT91C_ADC_EOC2        (0x1 <<  2) // (ADC) End of Conversion
  640. #define AT91C_ADC_EOC3        (0x1 <<  3) // (ADC) End of Conversion
  641. #define AT91C_ADC_EOC4        (0x1 <<  4) // (ADC) End of Conversion
  642. #define AT91C_ADC_EOC5        (0x1 <<  5) // (ADC) End of Conversion
  643. #define AT91C_ADC_EOC6        (0x1 <<  6) // (ADC) End of Conversion
  644. #define AT91C_ADC_EOC7        (0x1 <<  7) // (ADC) End of Conversion
  645. #define AT91C_ADC_OVRE0       (0x1 <<  8) // (ADC) Overrun Error
  646. #define AT91C_ADC_OVRE1       (0x1 <<  9) // (ADC) Overrun Error
  647. #define AT91C_ADC_OVRE2       (0x1 << 10) // (ADC) Overrun Error
  648. #define AT91C_ADC_OVRE3       (0x1 << 11) // (ADC) Overrun Error
  649. #define AT91C_ADC_OVRE4       (0x1 << 12) // (ADC) Overrun Error
  650. #define AT91C_ADC_OVRE5       (0x1 << 13) // (ADC) Overrun Error
  651. #define AT91C_ADC_OVRE6       (0x1 << 14) // (ADC) Overrun Error
  652. #define AT91C_ADC_OVRE7       (0x1 << 15) // (ADC) Overrun Error
  653. #define AT91C_ADC_DRDY        (0x1 << 16) // (ADC) Data Ready
  654. #define AT91C_ADC_GOVRE       (0x1 << 17) // (ADC) General Overrun
  655. #define AT91C_ADC_ENDRX       (0x1 << 18) // (ADC) End of Receiver Transfer
  656. #define AT91C_ADC_RXBUFF      (0x1 << 19) // (ADC) RXBUFF Interrupt
  657. // -------- ADC_LCDR : (ADC Offset: 0x20) ADC Last Converted Data Register --------
  658. #define AT91C_ADC_LDATA       (0x3FF <<  0) // (ADC) Last Data Converted
  659. // -------- ADC_IER : (ADC Offset: 0x24) ADC Interrupt Enable Register --------
  660. // -------- ADC_IDR : (ADC Offset: 0x28) ADC Interrupt Disable Register --------
  661. // -------- ADC_IMR : (ADC Offset: 0x2c) ADC Interrupt Mask Register --------
  662. // -------- ADC_CDR0 : (ADC Offset: 0x30) ADC Channel Data Register 0 --------
  663. #define AT91C_ADC_DATA        (0x3FF <<  0) // (ADC) Converted Data
  664. // -------- ADC_CDR1 : (ADC Offset: 0x34) ADC Channel Data Register 1 --------
  665. // -------- ADC_CDR2 : (ADC Offset: 0x38) ADC Channel Data Register 2 --------
  666. // -------- ADC_CDR3 : (ADC Offset: 0x3c) ADC Channel Data Register 3 --------
  667. // -------- ADC_CDR4 : (ADC Offset: 0x40) ADC Channel Data Register 4 --------
  668. // -------- ADC_CDR5 : (ADC Offset: 0x44) ADC Channel Data Register 5 --------
  669. // -------- ADC_CDR6 : (ADC Offset: 0x48) ADC Channel Data Register 6 --------
  670. // -------- ADC_CDR7 : (ADC Offset: 0x4c) ADC Channel Data Register 7 --------
  672. // *****************************************************************************
  673. //               REGISTER ADDRESS DEFINITION FOR AT91SAM7X512
  674. // *****************************************************************************
  675. // ========== Register definition for SYS peripheral ==========
  676. // ========== Register definition for AIC peripheral ==========
  677. #define AT91C_AIC_IVR   (AT91_CAST(AT91_REG *)  0xFFFFF100) // (AIC) IRQ Vector Register
  678. #define AT91C_AIC_SMR   (AT91_CAST(AT91_REG *)  0xFFFFF000) // (AIC) Source Mode Register
  679. #define AT91C_AIC_FVR   (AT91_CAST(AT91_REG *)  0xFFFFF104) // (AIC) FIQ Vector Register
  680. #define AT91C_AIC_DCR   (AT91_CAST(AT91_REG *)  0xFFFFF138) // (AIC) Debug Control Register (Protect)
  681. #define AT91C_AIC_EOICR (AT91_CAST(AT91_REG *)  0xFFFFF130) // (AIC) End of Interrupt Command Register
  682. #define AT91C_AIC_SVR   (AT91_CAST(AT91_REG *)  0xFFFFF080) // (AIC) Source Vector Register
  683. #define AT91C_AIC_FFSR  (AT91_CAST(AT91_REG *)  0xFFFFF148) // (AIC) Fast Forcing Status Register
  684. #define AT91C_AIC_ICCR  (AT91_CAST(AT91_REG *)  0xFFFFF128) // (AIC) Interrupt Clear Command Register
  685. #define AT91C_AIC_ISR   (AT91_CAST(AT91_REG *)  0xFFFFF108) // (AIC) Interrupt Status Register
  686. #define AT91C_AIC_IMR   (AT91_CAST(AT91_REG *)  0xFFFFF110) // (AIC) Interrupt Mask Register
  687. #define AT91C_AIC_IPR   (AT91_CAST(AT91_REG *)  0xFFFFF10C) // (AIC) Interrupt Pending Register
  688. #define AT91C_AIC_FFER  (AT91_CAST(AT91_REG *)  0xFFFFF140) // (AIC) Fast Forcing Enable Register
  689. #define AT91C_AIC_IECR  (AT91_CAST(AT91_REG *)  0xFFFFF120) // (AIC) Interrupt Enable Command Register
  690. #define AT91C_AIC_ISCR  (AT91_CAST(AT91_REG *)  0xFFFFF12C) // (AIC) Interrupt Set Command Register
  691. #define AT91C_AIC_FFDR  (AT91_CAST(AT91_REG *)  0xFFFFF144) // (AIC) Fast Forcing Disable Register
  692. #define AT91C_AIC_CISR  (AT91_CAST(AT91_REG *)  0xFFFFF114) // (AIC) Core Interrupt Status Register
  693. #define AT91C_AIC_IDCR  (AT91_CAST(AT91_REG *)  0xFFFFF124) // (AIC) Interrupt Disable Command Register
  694. #define AT91C_AIC_SPU   (AT91_CAST(AT91_REG *)  0xFFFFF134) // (AIC) Spurious Vector Register
  695. // ========== Register definition for PDC_DBGU peripheral ==========
  696. #define AT91C_DBGU_TCR  (AT91_CAST(AT91_REG *)  0xFFFFF30C) // (PDC_DBGU) Transmit Counter Register
  697. #define AT91C_DBGU_RNPR (AT91_CAST(AT91_REG *)  0xFFFFF310) // (PDC_DBGU) Receive Next Pointer Register
  698. #define AT91C_DBGU_TNPR (AT91_CAST(AT91_REG *)  0xFFFFF318) // (PDC_DBGU) Transmit Next Pointer Register
  699. #define AT91C_DBGU_TPR  (AT91_CAST(AT91_REG *)  0xFFFFF308) // (PDC_DBGU) Transmit Pointer Register
  700. #define AT91C_DBGU_RPR  (AT91_CAST(AT91_REG *)  0xFFFFF300) // (PDC_DBGU) Receive Pointer Register
  701. #define AT91C_DBGU_RCR  (AT91_CAST(AT91_REG *)  0xFFFFF304) // (PDC_DBGU) Receive Counter Register
  702. #define AT91C_DBGU_RNCR (AT91_CAST(AT91_REG *)  0xFFFFF314) // (PDC_DBGU) Receive Next Counter Register
  703. #define AT91C_DBGU_PTCR (AT91_CAST(AT91_REG *)  0xFFFFF320) // (PDC_DBGU) PDC Transfer Control Register
  704. #define AT91C_DBGU_PTSR (AT91_CAST(AT91_REG *)  0xFFFFF324) // (PDC_DBGU) PDC Transfer Status Register
  705. #define AT91C_DBGU_TNCR (AT91_CAST(AT91_REG *)  0xFFFFF31C) // (PDC_DBGU) Transmit Next Counter Register
  706. // ========== Register definition for DBGU peripheral ==========
  707. #define AT91C_DBGU_EXID (AT91_CAST(AT91_REG *)  0xFFFFF244) // (DBGU) Chip ID Extension Register
  708. #define AT91C_DBGU_BRGR (AT91_CAST(AT91_REG *)  0xFFFFF220) // (DBGU) Baud Rate Generator Register
  709. #define AT91C_DBGU_IDR  (AT91_CAST(AT91_REG *)  0xFFFFF20C) // (DBGU) Interrupt Disable Register
  710. #define AT91C_DBGU_CSR  (AT91_CAST(AT91_REG *)  0xFFFFF214) // (DBGU) Channel Status Register
  711. #define AT91C_DBGU_CIDR (AT91_CAST(AT91_REG *)  0xFFFFF240) // (DBGU) Chip ID Register
  712. #define AT91C_DBGU_MR   (AT91_CAST(AT91_REG *)  0xFFFFF204) // (DBGU) Mode Register
  713. #define AT91C_DBGU_IMR  (AT91_CAST(AT91_REG *)  0xFFFFF210) // (DBGU) Interrupt Mask Register
  714. #define AT91C_DBGU_CR   (AT91_CAST(AT91_REG *)  0xFFFFF200) // (DBGU) Control Register
  715. #define AT91C_DBGU_FNTR (AT91_CAST(AT91_REG *)  0xFFFFF248) // (DBGU) Force NTRST Register
  716. #define AT91C_DBGU_THR  (AT91_CAST(AT91_REG *)  0xFFFFF21C) // (DBGU) Transmitter Holding Register
  717. #define AT91C_DBGU_RHR  (AT91_CAST(AT91_REG *)  0xFFFFF218) // (DBGU) Receiver Holding Register
  718. #define AT91C_DBGU_IER  (AT91_CAST(AT91_REG *)  0xFFFFF208) // (DBGU) Interrupt Enable Register
  719. // ========== Register definition for PIOA peripheral ==========
  720. #define AT91C_PIOA_ODR  (AT91_CAST(AT91_REG *)  0xFFFFF414) // (PIOA) Output Disable Registerr
  721. #define AT91C_PIOA_SODR (AT91_CAST(AT91_REG *)  0xFFFFF430) // (PIOA) Set Output Data Register
  722. #define AT91C_PIOA_ISR  (AT91_CAST(AT91_REG *)  0xFFFFF44C) // (PIOA) Interrupt Status Register
  723. #define AT91C_PIOA_ABSR (AT91_CAST(AT91_REG *)  0xFFFFF478) // (PIOA) AB Select Status Register
  724. #define AT91C_PIOA_IER  (AT91_CAST(AT91_REG *)  0xFFFFF440) // (PIOA) Interrupt Enable Register
  725. #define AT91C_PIOA_PPUDR (AT91_CAST(AT91_REG *)  0xFFFFF460) // (PIOA) Pull-up Disable Register
  726. #define AT91C_PIOA_IMR  (AT91_CAST(AT91_REG *)  0xFFFFF448) // (PIOA) Interrupt Mask Register
  727. #define AT91C_PIOA_PER  (AT91_CAST(AT91_REG *)  0xFFFFF400) // (PIOA) PIO Enable Register
  728. #define AT91C_PIOA_IFDR (AT91_CAST(AT91_REG *)  0xFFFFF424) // (PIOA) Input Filter Disable Register
  729. #define AT91C_PIOA_OWDR (AT91_CAST(AT91_REG *)  0xFFFFF4A4) // (PIOA) Output Write Disable Register
  730. #define AT91C_PIOA_MDSR (AT91_CAST(AT91_REG *)  0xFFFFF458) // (PIOA) Multi-driver Status Register
  731. #define AT91C_PIOA_IDR  (AT91_CAST(AT91_REG *)  0xFFFFF444) // (PIOA) Interrupt Disable Register
  732. #define AT91C_PIOA_ODSR (AT91_CAST(AT91_REG *)  0xFFFFF438) // (PIOA) Output Data Status Register
  733. #define AT91C_PIOA_PPUSR (AT91_CAST(AT91_REG *)  0xFFFFF468) // (PIOA) Pull-up Status Register
  734. #define AT91C_PIOA_OWSR (AT91_CAST(AT91_REG *)  0xFFFFF4A8) // (PIOA) Output Write Status Register
  735. #define AT91C_PIOA_BSR  (AT91_CAST(AT91_REG *)  0xFFFFF474) // (PIOA) Select B Register
  736. #define AT91C_PIOA_OWER (AT91_CAST(AT91_REG *)  0xFFFFF4A0) // (PIOA) Output Write Enable Register
  737. #define AT91C_PIOA_IFER (AT91_CAST(AT91_REG *)  0xFFFFF420) // (PIOA) Input Filter Enable Register
  738. #define AT91C_PIOA_PDSR (AT91_CAST(AT91_REG *)  0xFFFFF43C) // (PIOA) Pin Data Status Register
  739. #define AT91C_PIOA_PPUER (AT91_CAST(AT91_REG *)  0xFFFFF464) // (PIOA) Pull-up Enable Register
  740. #define AT91C_PIOA_OSR  (AT91_CAST(AT91_REG *)  0xFFFFF418) // (PIOA) Output Status Register
  741. #define AT91C_PIOA_ASR  (AT91_CAST(AT91_REG *)  0xFFFFF470) // (PIOA) Select A Register
  742. #define AT91C_PIOA_MDDR (AT91_CAST(AT91_REG *)  0xFFFFF454) // (PIOA) Multi-driver Disable Register
  743. #define AT91C_PIOA_CODR (AT91_CAST(AT91_REG *)  0xFFFFF434) // (PIOA) Clear Output Data Register
  744. #define AT91C_PIOA_MDER (AT91_CAST(AT91_REG *)  0xFFFFF450) // (PIOA) Multi-driver Enable Register
  745. #define AT91C_PIOA_PDR  (AT91_CAST(AT91_REG *)  0xFFFFF404) // (PIOA) PIO Disable Register
  746. #define AT91C_PIOA_IFSR (AT91_CAST(AT91_REG *)  0xFFFFF428) // (PIOA) Input Filter Status Register
  747. #define AT91C_PIOA_OER  (AT91_CAST(AT91_REG *)  0xFFFFF410) // (PIOA) Output Enable Register
  748. #define AT91C_PIOA_PSR  (AT91_CAST(AT91_REG *)  0xFFFFF408) // (PIOA) PIO Status Register
  749. // ========== Register definition for PIOB peripheral ==========
  750. #define AT91C_PIOB_OWDR (AT91_CAST(AT91_REG *)  0xFFFFF6A4) // (PIOB) Output Write Disable Register
  751. #define AT91C_PIOB_MDER (AT91_CAST(AT91_REG *)  0xFFFFF650) // (PIOB) Multi-driver Enable Register
  752. #define AT91C_PIOB_PPUSR (AT91_CAST(AT91_REG *)  0xFFFFF668) // (PIOB) Pull-up Status Register
  753. #define AT91C_PIOB_IMR  (AT91_CAST(AT91_REG *)  0xFFFFF648) // (PIOB) Interrupt Mask Register
  754. #define AT91C_PIOB_ASR  (AT91_CAST(AT91_REG *)  0xFFFFF670) // (PIOB) Select A Register
  755. #define AT91C_PIOB_PPUDR (AT91_CAST(AT91_REG *)  0xFFFFF660) // (PIOB) Pull-up Disable Register
  756. #define AT91C_PIOB_PSR  (AT91_CAST(AT91_REG *)  0xFFFFF608) // (PIOB) PIO Status Register
  757. #define AT91C_PIOB_IER  (AT91_CAST(AT91_REG *)  0xFFFFF640) // (PIOB) Interrupt Enable Register
  758. #define AT91C_PIOB_CODR (AT91_CAST(AT91_REG *)  0xFFFFF634) // (PIOB) Clear Output Data Register
  759. #define AT91C_PIOB_OWER (AT91_CAST(AT91_REG *)  0xFFFFF6A0) // (PIOB) Output Write Enable Register
  760. #define AT91C_PIOB_ABSR (AT91_CAST(AT91_REG *)  0xFFFFF678) // (PIOB) AB Select Status Register
  761. #define AT91C_PIOB_IFDR (AT91_CAST(AT91_REG *)  0xFFFFF624) // (PIOB) Input Filter Disable Register
  762. #define AT91C_PIOB_PDSR (AT91_CAST(AT91_REG *)  0xFFFFF63C) // (PIOB) Pin Data Status Register
  763. #define AT91C_PIOB_IDR  (AT91_CAST(AT91_REG *)  0xFFFFF644) // (PIOB) Interrupt Disable Register
  764. #define AT91C_PIOB_OWSR (AT91_CAST(AT91_REG *)  0xFFFFF6A8) // (PIOB) Output Write Status Register
  765. #define AT91C_PIOB_PDR  (AT91_CAST(AT91_REG *)  0xFFFFF604) // (PIOB) PIO Disable Register
  766. #define AT91C_PIOB_ODR  (AT91_CAST(AT91_REG *)  0xFFFFF614) // (PIOB) Output Disable Registerr
  767. #define AT91C_PIOB_IFSR (AT91_CAST(AT91_REG *)  0xFFFFF628) // (PIOB) Input Filter Status Register
  768. #define AT91C_PIOB_PPUER (AT91_CAST(AT91_REG *)  0xFFFFF664) // (PIOB) Pull-up Enable Register
  769. #define AT91C_PIOB_SODR (AT91_CAST(AT91_REG *)  0xFFFFF630) // (PIOB) Set Output Data Register
  770. #define AT91C_PIOB_ISR  (AT91_CAST(AT91_REG *)  0xFFFFF64C) // (PIOB) Interrupt Status Register
  771. #define AT91C_PIOB_ODSR (AT91_CAST(AT91_REG *)  0xFFFFF638) // (PIOB) Output Data Status Register
  772. #define AT91C_PIOB_OSR  (AT91_CAST(AT91_REG *)  0xFFFFF618) // (PIOB) Output Status Register
  773. #define AT91C_PIOB_MDSR (AT91_CAST(AT91_REG *)  0xFFFFF658) // (PIOB) Multi-driver Status Register
  774. #define AT91C_PIOB_IFER (AT91_CAST(AT91_REG *)  0xFFFFF620) // (PIOB) Input Filter Enable Register
  775. #define AT91C_PIOB_BSR  (AT91_CAST(AT91_REG *)  0xFFFFF674) // (PIOB) Select B Register
  776. #define AT91C_PIOB_MDDR (AT91_CAST(AT91_REG *)  0xFFFFF654) // (PIOB) Multi-driver Disable Register
  777. #define AT91C_PIOB_OER  (AT91_CAST(AT91_REG *)  0xFFFFF610) // (PIOB) Output Enable Register
  778. #define AT91C_PIOB_PER  (AT91_CAST(AT91_REG *)  0xFFFFF600) // (PIOB) PIO Enable Register
  779. // ========== Register definition for CKGR peripheral ==========
  780. #define AT91C_CKGR_MOR  (AT91_CAST(AT91_REG *)  0xFFFFFC20) // (CKGR) Main Oscillator Register
  781. #define AT91C_CKGR_PLLR (AT91_CAST(AT91_REG *)  0xFFFFFC2C) // (CKGR) PLL Register
  782. #define AT91C_CKGR_MCFR (AT91_CAST(AT91_REG *)  0xFFFFFC24) // (CKGR) Main Clock  Frequency Register
  783. // ========== Register definition for PMC peripheral ==========
  784. #define AT91C_PMC_IDR   (AT91_CAST(AT91_REG *)  0xFFFFFC64) // (PMC) Interrupt Disable Register
  785. #define AT91C_PMC_MOR   (AT91_CAST(AT91_REG *)  0xFFFFFC20) // (PMC) Main Oscillator Register
  786. #define AT91C_PMC_PLLR  (AT91_CAST(AT91_REG *)  0xFFFFFC2C) // (PMC) PLL Register
  787. #define AT91C_PMC_PCER  (AT91_CAST(AT91_REG *)  0xFFFFFC10) // (PMC) Peripheral Clock Enable Register
  788. #define AT91C_PMC_PCKR  (AT91_CAST(AT91_REG *)  0xFFFFFC40) // (PMC) Programmable Clock Register
  789. #define AT91C_PMC_MCKR  (AT91_CAST(AT91_REG *)  0xFFFFFC30) // (PMC) Master Clock Register
  790. #define AT91C_PMC_SCDR  (AT91_CAST(AT91_REG *)  0xFFFFFC04) // (PMC) System Clock Disable Register
  791. #define AT91C_PMC_PCDR  (AT91_CAST(AT91_REG *)  0xFFFFFC14) // (PMC) Peripheral Clock Disable Register
  792. #define AT91C_PMC_SCSR  (AT91_CAST(AT91_REG *)  0xFFFFFC08) // (PMC) System Clock Status Register
  793. #define AT91C_PMC_PCSR  (AT91_CAST(AT91_REG *)  0xFFFFFC18) // (PMC) Peripheral Clock Status Register
  794. #define AT91C_PMC_MCFR  (AT91_CAST(AT91_REG *)  0xFFFFFC24) // (PMC) Main Clock  Frequency Register
  795. #define AT91C_PMC_SCER  (AT91_CAST(AT91_REG *)  0xFFFFFC00) // (PMC) System Clock Enable Register
  796. #define AT91C_PMC_IMR   (AT91_CAST(AT91_REG *)  0xFFFFFC6C) // (PMC) Interrupt Mask Register
  797. #define AT91C_PMC_IER   (AT91_CAST(AT91_REG *)  0xFFFFFC60) // (PMC) Interrupt Enable Register
  798. #define AT91C_PMC_SR    (AT91_CAST(AT91_REG *)  0xFFFFFC68) // (PMC) Status Register
  799. // ========== Register definition for RSTC peripheral ==========
  800. #define AT91C_RSTC_RCR  (AT91_CAST(AT91_REG *)  0xFFFFFD00) // (RSTC) Reset Control Register
  801. #define AT91C_RSTC_RMR  (AT91_CAST(AT91_REG *)  0xFFFFFD08) // (RSTC) Reset Mode Register
  802. #define AT91C_RSTC_RSR  (AT91_CAST(AT91_REG *)  0xFFFFFD04) // (RSTC) Reset Status Register
  803. // ========== Register definition for RTTC peripheral ==========
  804. #define AT91C_RTTC_RTSR (AT91_CAST(AT91_REG *)  0xFFFFFD2C) // (RTTC) Real-time Status Register
  805. #define AT91C_RTTC_RTMR (AT91_CAST(AT91_REG *)  0xFFFFFD20) // (RTTC) Real-time Mode Register
  806. #define AT91C_RTTC_RTVR (AT91_CAST(AT91_REG *)  0xFFFFFD28) // (RTTC) Real-time Value Register
  807. #define AT91C_RTTC_RTAR (AT91_CAST(AT91_REG *)  0xFFFFFD24) // (RTTC) Real-time Alarm Register
  808. // ========== Register definition for PITC peripheral ==========
  809. #define AT91C_PITC_PIVR (AT91_CAST(AT91_REG *)  0xFFFFFD38) // (PITC) Period Interval Value Register
  810. #define AT91C_PITC_PISR (AT91_CAST(AT91_REG *)  0xFFFFFD34) // (PITC) Period Interval Status Register
  811. #define AT91C_PITC_PIIR (AT91_CAST(AT91_REG *)  0xFFFFFD3C) // (PITC) Period Interval Image Register
  812. #define AT91C_PITC_PIMR (AT91_CAST(AT91_REG *)  0xFFFFFD30) // (PITC) Period Interval Mode Register
  813. // ========== Register definition for WDTC peripheral ==========
  814. #define AT91C_WDTC_WDCR (AT91_CAST(AT91_REG *)  0xFFFFFD40) // (WDTC) Watchdog Control Register
  815. #define AT91C_WDTC_WDSR (AT91_CAST(AT91_REG *)  0xFFFFFD48) // (WDTC) Watchdog Status Register
  816. #define AT91C_WDTC_WDMR (AT91_CAST(AT91_REG *)  0xFFFFFD44) // (WDTC) Watchdog Mode Register
  817. // ========== Register definition for VREG peripheral ==========
  818. #define AT91C_VREG_MR   (AT91_CAST(AT91_REG *)  0xFFFFFD60) // (VREG) Voltage Regulator Mode Register
  819. // ========== Register definition for EFC0 peripheral ==========
  820. #define AT91C_EFC0_FCR  (AT91_CAST(AT91_REG *)  0xFFFFFF64) // (EFC0) MC Flash Command Register
  821. #define AT91C_EFC0_FSR  (AT91_CAST(AT91_REG *)  0xFFFFFF68) // (EFC0) MC Flash Status Register
  822. #define AT91C_EFC0_VR   (AT91_CAST(AT91_REG *)  0xFFFFFF6C) // (EFC0) MC Flash Version Register
  823. #define AT91C_EFC0_FMR  (AT91_CAST(AT91_REG *)  0xFFFFFF60) // (EFC0) MC Flash Mode Register
  824. // ========== Register definition for EFC1 peripheral ==========
  825. #define AT91C_EFC1_VR   (AT91_CAST(AT91_REG *)  0xFFFFFF7C) // (EFC1) MC Flash Version Register
  826. #define AT91C_EFC1_FCR  (AT91_CAST(AT91_REG *)  0xFFFFFF74) // (EFC1) MC Flash Command Register
  827. #define AT91C_EFC1_FSR  (AT91_CAST(AT91_REG *)  0xFFFFFF78) // (EFC1) MC Flash Status Register
  828. #define AT91C_EFC1_FMR  (AT91_CAST(AT91_REG *)  0xFFFFFF70) // (EFC1) MC Flash Mode Register
  829. // ========== Register definition for MC peripheral ==========
  830. #define AT91C_MC_ASR    (AT91_CAST(AT91_REG *)  0xFFFFFF04) // (MC) MC Abort Status Register
  831. #define AT91C_MC_RCR    (AT91_CAST(AT91_REG *)  0xFFFFFF00) // (MC) MC Remap Control Register
  832. #define AT91C_MC_PUP    (AT91_CAST(AT91_REG *)  0xFFFFFF50) // (MC) MC Protection Unit Peripherals
  833. #define AT91C_MC_PUIA   (AT91_CAST(AT91_REG *)  0xFFFFFF10) // (MC) MC Protection Unit Area
  834. #define AT91C_MC_AASR   (AT91_CAST(AT91_REG *)  0xFFFFFF08) // (MC) MC Abort Address Status Register
  835. #define AT91C_MC_PUER   (AT91_CAST(AT91_REG *)  0xFFFFFF54) // (MC) MC Protection Unit Enable Register
  836. // ========== Register definition for PDC_SPI1 peripheral ==========
  837. #define AT91C_SPI1_PTCR (AT91_CAST(AT91_REG *)  0xFFFE4120) // (PDC_SPI1) PDC Transfer Control Register
  838. #define AT91C_SPI1_RPR  (AT91_CAST(AT91_REG *)  0xFFFE4100) // (PDC_SPI1) Receive Pointer Register
  839. #define AT91C_SPI1_TNCR (AT91_CAST(AT91_REG *)  0xFFFE411C) // (PDC_SPI1) Transmit Next Counter Register
  840. #define AT91C_SPI1_TPR  (AT91_CAST(AT91_REG *)  0xFFFE4108) // (PDC_SPI1) Transmit Pointer Register
  841. #define AT91C_SPI1_TNPR (AT91_CAST(AT91_REG *)  0xFFFE4118) // (PDC_SPI1) Transmit Next Pointer Register
  842. #define AT91C_SPI1_TCR  (AT91_CAST(AT91_REG *)  0xFFFE410C) // (PDC_SPI1) Transmit Counter Register
  843. #define AT91C_SPI1_RCR  (AT91_CAST(AT91_REG *)  0xFFFE4104) // (PDC_SPI1) Receive Counter Register
  844. #define AT91C_SPI1_RNPR (AT91_CAST(AT91_REG *)  0xFFFE4110) // (PDC_SPI1) Receive Next Pointer Register
  845. #define AT91C_SPI1_RNCR (AT91_CAST(AT91_REG *)  0xFFFE4114) // (PDC_SPI1) Receive Next Counter Register
  846. #define AT91C_SPI1_PTSR (AT91_CAST(AT91_REG *)  0xFFFE4124) // (PDC_SPI1) PDC Transfer Status Register
  847. // ========== Register definition for SPI1 peripheral ==========
  848. #define AT91C_SPI1_IMR  (AT91_CAST(AT91_REG *)  0xFFFE401C) // (SPI1) Interrupt Mask Register
  849. #define AT91C_SPI1_IER  (AT91_CAST(AT91_REG *)  0xFFFE4014) // (SPI1) Interrupt Enable Register
  850. #define AT91C_SPI1_MR   (AT91_CAST(AT91_REG *)  0xFFFE4004) // (SPI1) Mode Register
  851. #define AT91C_SPI1_RDR  (AT91_CAST(AT91_REG *)  0xFFFE4008) // (SPI1) Receive Data Register
  852. #define AT91C_SPI1_IDR  (AT91_CAST(AT91_REG *)  0xFFFE4018) // (SPI1) Interrupt Disable Register
  853. #define AT91C_SPI1_SR   (AT91_CAST(AT91_REG *)  0xFFFE4010) // (SPI1) Status Register
  854. #define AT91C_SPI1_TDR  (AT91_CAST(AT91_REG *)  0xFFFE400C) // (SPI1) Transmit Data Register
  855. #define AT91C_SPI1_CR   (AT91_CAST(AT91_REG *)  0xFFFE4000) // (SPI1) Control Register
  856. #define AT91C_SPI1_CSR  (AT91_CAST(AT91_REG *)  0xFFFE4030) // (SPI1) Chip Select Register
  857. // ========== Register definition for PDC_SPI0 peripheral ==========
  858. #define AT91C_SPI0_PTCR (AT91_CAST(AT91_REG *)  0xFFFE0120) // (PDC_SPI0) PDC Transfer Control Register
  859. #define AT91C_SPI0_TPR  (AT91_CAST(AT91_REG *)  0xFFFE0108) // (PDC_SPI0) Transmit Pointer Register
  860. #define AT91C_SPI0_TCR  (AT91_CAST(AT91_REG *)  0xFFFE010C) // (PDC_SPI0) Transmit Counter Register
  861. #define AT91C_SPI0_RCR  (AT91_CAST(AT91_REG *)  0xFFFE0104) // (PDC_SPI0) Receive Counter Register
  862. #define AT91C_SPI0_PTSR (AT91_CAST(AT91_REG *)  0xFFFE0124) // (PDC_SPI0) PDC Transfer Status Register
  863. #define AT91C_SPI0_RNPR (AT91_CAST(AT91_REG *)  0xFFFE0110) // (PDC_SPI0) Receive Next Pointer Register
  864. #define AT91C_SPI0_RPR  (AT91_CAST(AT91_REG *)  0xFFFE0100) // (PDC_SPI0) Receive Pointer Register
  865. #define AT91C_SPI0_TNCR (AT91_CAST(AT91_REG *)  0xFFFE011C) // (PDC_SPI0) Transmit Next Counter Register
  866. #define AT91C_SPI0_RNCR (AT91_CAST(AT91_REG *)  0xFFFE0114) // (PDC_SPI0) Receive Next Counter Register
  867. #define AT91C_SPI0_TNPR (AT91_CAST(AT91_REG *)  0xFFFE0118) // (PDC_SPI0) Transmit Next Pointer Register
  868. // ========== Register definition for SPI0 peripheral ==========
  869. #define AT91C_SPI0_IER  (AT91_CAST(AT91_REG *)  0xFFFE0014) // (SPI0) Interrupt Enable Register
  870. #define AT91C_SPI0_SR   (AT91_CAST(AT91_REG *)  0xFFFE0010) // (SPI0) Status Register
  871. #define AT91C_SPI0_IDR  (AT91_CAST(AT91_REG *)  0xFFFE0018) // (SPI0) Interrupt Disable Register
  872. #define AT91C_SPI0_CR   (AT91_CAST(AT91_REG *)  0xFFFE0000) // (SPI0) Control Register
  873. #define AT91C_SPI0_MR   (AT91_CAST(AT91_REG *)  0xFFFE0004) // (SPI0) Mode Register
  874. #define AT91C_SPI0_IMR  (AT91_CAST(AT91_REG *)  0xFFFE001C) // (SPI0) Interrupt Mask Register
  875. #define AT91C_SPI0_TDR  (AT91_CAST(AT91_REG *)  0xFFFE000C) // (SPI0) Transmit Data Register
  876. #define AT91C_SPI0_RDR  (AT91_CAST(AT91_REG *)  0xFFFE0008) // (SPI0) Receive Data Register
  877. #define AT91C_SPI0_CSR  (AT91_CAST(AT91_REG *)  0xFFFE0030) // (SPI0) Chip Select Register
  878. // ========== Register definition for PDC_US1 peripheral ==========
  879. #define AT91C_US1_RNCR  (AT91_CAST(AT91_REG *)  0xFFFC4114) // (PDC_US1) Receive Next Counter Register
  880. #define AT91C_US1_PTCR  (AT91_CAST(AT91_REG *)  0xFFFC4120) // (PDC_US1) PDC Transfer Control Register
  881. #define AT91C_US1_TCR   (AT91_CAST(AT91_REG *)  0xFFFC410C) // (PDC_US1) Transmit Counter Register
  882. #define AT91C_US1_PTSR  (AT91_CAST(AT91_REG *)  0xFFFC4124) // (PDC_US1) PDC Transfer Status Register
  883. #define AT91C_US1_TNPR  (AT91_CAST(AT91_REG *)  0xFFFC4118) // (PDC_US1) Transmit Next Pointer Register
  884. #define AT91C_US1_RCR   (AT91_CAST(AT91_REG *)  0xFFFC4104) // (PDC_US1) Receive Counter Register
  885. #define AT91C_US1_RNPR  (AT91_CAST(AT91_REG *)  0xFFFC4110) // (PDC_US1) Receive Next Pointer Register
  886. #define AT91C_US1_RPR   (AT91_CAST(AT91_REG *)  0xFFFC4100) // (PDC_US1) Receive Pointer Register
  887. #define AT91C_US1_TNCR  (AT91_CAST(AT91_REG *)  0xFFFC411C) // (PDC_US1) Transmit Next Counter Register
  888. #define AT91C_US1_TPR   (AT91_CAST(AT91_REG *)  0xFFFC4108) // (PDC_US1) Transmit Pointer Register
  889. // ========== Register definition for US1 peripheral ==========
  890. #define AT91C_US1_IF    (AT91_CAST(AT91_REG *)  0xFFFC404C) // (US1) IRDA_FILTER Register
  891. #define AT91C_US1_NER   (AT91_CAST(AT91_REG *)  0xFFFC4044) // (US1) Nb Errors Register
  892. #define AT91C_US1_RTOR  (AT91_CAST(AT91_REG *)  0xFFFC4024) // (US1) Receiver Time-out Register
  893. #define AT91C_US1_CSR   (AT91_CAST(AT91_REG *)  0xFFFC4014) // (US1) Channel Status Register
  894. #define AT91C_US1_IDR   (AT91_CAST(AT91_REG *)  0xFFFC400C) // (US1) Interrupt Disable Register
  895. #define AT91C_US1_IER   (AT91_CAST(AT91_REG *)  0xFFFC4008) // (US1) Interrupt Enable Register
  896. #define AT91C_US1_THR   (AT91_CAST(AT91_REG *)  0xFFFC401C) // (US1) Transmitter Holding Register
  897. #define AT91C_US1_TTGR  (AT91_CAST(AT91_REG *)  0xFFFC4028) // (US1) Transmitter Time-guard Register
  898. #define AT91C_US1_RHR   (AT91_CAST(AT91_REG *)  0xFFFC4018) // (US1) Receiver Holding Register
  899. #define AT91C_US1_BRGR  (AT91_CAST(AT91_REG *)  0xFFFC4020) // (US1) Baud Rate Generator Register
  900. #define AT91C_US1_IMR   (AT91_CAST(AT91_REG *)  0xFFFC4010) // (US1) Interrupt Mask Register
  901. #define AT91C_US1_FIDI  (AT91_CAST(AT91_REG *)  0xFFFC4040) // (US1) FI_DI_Ratio Register
  902. #define AT91C_US1_CR    (AT91_CAST(AT91_REG *)  0xFFFC4000) // (US1) Control Register
  903. #define AT91C_US1_MR    (AT91_CAST(AT91_REG *)  0xFFFC4004) // (US1) Mode Register
  904. // ========== Register definition for PDC_US0 peripheral ==========
  905. #define AT91C_US0_TNPR  (AT91_CAST(AT91_REG *)  0xFFFC0118) // (PDC_US0) Transmit Next Pointer Register
  906. #define AT91C_US0_RNPR  (AT91_CAST(AT91_REG *)  0xFFFC0110) // (PDC_US0) Receive Next Pointer Register
  907. #define AT91C_US0_TCR   (AT91_CAST(AT91_REG *)  0xFFFC010C) // (PDC_US0) Transmit Counter Register
  908. #define AT91C_US0_PTCR  (AT91_CAST(AT91_REG *)  0xFFFC0120) // (PDC_US0) PDC Transfer Control Register
  909. #define AT91C_US0_PTSR  (AT91_CAST(AT91_REG *)  0xFFFC0124) // (PDC_US0) PDC Transfer Status Register
  910. #define AT91C_US0_TNCR  (AT91_CAST(AT91_REG *)  0xFFFC011C) // (PDC_US0) Transmit Next Counter Register
  911. #define AT91C_US0_TPR   (AT91_CAST(AT91_REG *)  0xFFFC0108) // (PDC_US0) Transmit Pointer Register
  912. #define AT91C_US0_RCR   (AT91_CAST(AT91_REG *)  0xFFFC0104) // (PDC_US0) Receive Counter Register
  913. #define AT91C_US0_RPR   (AT91_CAST(AT91_REG *)  0xFFFC0100) // (PDC_US0) Receive Pointer Register
  914. #define AT91C_US0_RNCR  (AT91_CAST(AT91_REG *)  0xFFFC0114) // (PDC_US0) Receive Next Counter Register
  915. // ========== Register definition for US0 peripheral ==========
  916. #define AT91C_US0_BRGR  (AT91_CAST(AT91_REG *)  0xFFFC0020) // (US0) Baud Rate Generator Register
  917. #define AT91C_US0_NER   (AT91_CAST(AT91_REG *)  0xFFFC0044) // (US0) Nb Errors Register
  918. #define AT91C_US0_CR    (AT91_CAST(AT91_REG *)  0xFFFC0000) // (US0) Control Register
  919. #define AT91C_US0_IMR   (AT91_CAST(AT91_REG *)  0xFFFC0010) // (US0) Interrupt Mask Register
  920. #define AT91C_US0_FIDI  (AT91_CAST(AT91_REG *)  0xFFFC0040) // (US0) FI_DI_Ratio Register
  921. #define AT91C_US0_TTGR  (AT91_CAST(AT91_REG *)  0xFFFC0028) // (US0) Transmitter Time-guard Register
  922. #define AT91C_US0_MR    (AT91_CAST(AT91_REG *)  0xFFFC0004) // (US0) Mode Register
  923. #define AT91C_US0_RTOR  (AT91_CAST(AT91_REG *)  0xFFFC0024) // (US0) Receiver Time-out Register
  924. #define AT91C_US0_CSR   (AT91_CAST(AT91_REG *)  0xFFFC0014) // (US0) Channel Status Register
  925. #define AT91C_US0_RHR   (AT91_CAST(AT91_REG *)  0xFFFC0018) // (US0) Receiver Holding Register
  926. #define AT91C_US0_IDR   (AT91_CAST(AT91_REG *)  0xFFFC000C) // (US0) Interrupt Disable Register
  927. #define AT91C_US0_THR   (AT91_CAST(AT91_REG *)  0xFFFC001C) // (US0) Transmitter Holding Register
  928. #define AT91C_US0_IF    (AT91_CAST(AT91_REG *)  0xFFFC004C) // (US0) IRDA_FILTER Register
  929. #define AT91C_US0_IER   (AT91_CAST(AT91_REG *)  0xFFFC0008) // (US0) Interrupt Enable Register
  930. // ========== Register definition for PDC_SSC peripheral ==========
  931. #define AT91C_SSC_TNCR  (AT91_CAST(AT91_REG *)  0xFFFD411C) // (PDC_SSC) Transmit Next Counter Register
  932. #define AT91C_SSC_RPR   (AT91_CAST(AT91_REG *)  0xFFFD4100) // (PDC_SSC) Receive Pointer Register
  933. #define AT91C_SSC_RNCR  (AT91_CAST(AT91_REG *)  0xFFFD4114) // (PDC_SSC) Receive Next Counter Register
  934. #define AT91C_SSC_TPR   (AT91_CAST(AT91_REG *)  0xFFFD4108) // (PDC_SSC) Transmit Pointer Register
  935. #define AT91C_SSC_PTCR  (AT91_CAST(AT91_REG *)  0xFFFD4120) // (PDC_SSC) PDC Transfer Control Register
  936. #define AT91C_SSC_TCR   (AT91_CAST(AT91_REG *)  0xFFFD410C) // (PDC_SSC) Transmit Counter Register
  937. #define AT91C_SSC_RCR   (AT91_CAST(AT91_REG *)  0xFFFD4104) // (PDC_SSC) Receive Counter Register
  938. #define AT91C_SSC_RNPR  (AT91_CAST(AT91_REG *)  0xFFFD4110) // (PDC_SSC) Receive Next Pointer Register
  939. #define AT91C_SSC_TNPR  (AT91_CAST(AT91_REG *)  0xFFFD4118) // (PDC_SSC) Transmit Next Pointer Register
  940. #define AT91C_SSC_PTSR  (AT91_CAST(AT91_REG *)  0xFFFD4124) // (PDC_SSC) PDC Transfer Status Register
  941. // ========== Register definition for SSC peripheral ==========
  942. #define AT91C_SSC_RHR   (AT91_CAST(AT91_REG *)  0xFFFD4020) // (SSC) Receive Holding Register
  943. #define AT91C_SSC_RSHR  (AT91_CAST(AT91_REG *)  0xFFFD4030) // (SSC) Receive Sync Holding Register
  944. #define AT91C_SSC_TFMR  (AT91_CAST(AT91_REG *)  0xFFFD401C) // (SSC) Transmit Frame Mode Register
  945. #define AT91C_SSC_IDR   (AT91_CAST(AT91_REG *)  0xFFFD4048) // (SSC) Interrupt Disable Register
  946. #define AT91C_SSC_THR   (AT91_CAST(AT91_REG *)  0xFFFD4024) // (SSC) Transmit Holding Register
  947. #define AT91C_SSC_RCMR  (AT91_CAST(AT91_REG *)  0xFFFD4010) // (SSC) Receive Clock ModeRegister
  948. #define AT91C_SSC_IER   (AT91_CAST(AT91_REG *)  0xFFFD4044) // (SSC) Interrupt Enable Register
  949. #define AT91C_SSC_TSHR  (AT91_CAST(AT91_REG *)  0xFFFD4034) // (SSC) Transmit Sync Holding Register
  950. #define AT91C_SSC_SR    (AT91_CAST(AT91_REG *)  0xFFFD4040) // (SSC) Status Register
  951. #define AT91C_SSC_CMR   (AT91_CAST(AT91_REG *)  0xFFFD4004) // (SSC) Clock Mode Register
  952. #define AT91C_SSC_TCMR  (AT91_CAST(AT91_REG *)  0xFFFD4018) // (SSC) Transmit Clock Mode Register
  953. #define AT91C_SSC_CR    (AT91_CAST(AT91_REG *)  0xFFFD4000) // (SSC) Control Register
  954. #define AT91C_SSC_IMR   (AT91_CAST(AT91_REG *)  0xFFFD404C) // (SSC) Interrupt Mask Register
  955. #define AT91C_SSC_RFMR  (AT91_CAST(AT91_REG *)  0xFFFD4014) // (SSC) Receive Frame Mode Register
  956. // ========== Register definition for TWI peripheral ==========
  957. #define AT91C_TWI_IER   (AT91_CAST(AT91_REG *)  0xFFFB8024) // (TWI) Interrupt Enable Register
  958. #define AT91C_TWI_CR    (AT91_CAST(AT91_REG *)  0xFFFB8000) // (TWI) Control Register
  959. #define AT91C_TWI_SR    (AT91_CAST(AT91_REG *)  0xFFFB8020) // (TWI) Status Register
  960. #define AT91C_TWI_IMR   (AT91_CAST(AT91_REG *)  0xFFFB802C) // (TWI) Interrupt Mask Register
  961. #define AT91C_TWI_THR   (AT91_CAST(AT91_REG *)  0xFFFB8034) // (TWI) Transmit Holding Register
  962. #define AT91C_TWI_IDR   (AT91_CAST(AT91_REG *)  0xFFFB8028) // (TWI) Interrupt Disable Register
  963. #define AT91C_TWI_IADR  (AT91_CAST(AT91_REG *)  0xFFFB800C) // (TWI) Internal Address Register
  964. #define AT91C_TWI_MMR   (AT91_CAST(AT91_REG *)  0xFFFB8004) // (TWI) Master Mode Register
  965. #define AT91C_TWI_CWGR  (AT91_CAST(AT91_REG *)  0xFFFB8010) // (TWI) Clock Waveform Generator Register
  966. #define AT91C_TWI_RHR   (AT91_CAST(AT91_REG *)  0xFFFB8030) // (TWI) Receive Holding Register
  967. // ========== Register definition for PWMC_CH3 peripheral ==========
  968. #define AT91C_PWMC_CH3_CUPDR (AT91_CAST(AT91_REG *)  0xFFFCC270) // (PWMC_CH3) Channel Update Register
  969. #define AT91C_PWMC_CH3_Reserved (AT91_CAST(AT91_REG *)  0xFFFCC274) // (PWMC_CH3) Reserved
  970. #define AT91C_PWMC_CH3_CPRDR (AT91_CAST(AT91_REG *)  0xFFFCC268) // (PWMC_CH3) Channel Period Register
  971. #define AT91C_PWMC_CH3_CDTYR (AT91_CAST(AT91_REG *)  0xFFFCC264) // (PWMC_CH3) Channel Duty Cycle Register
  972. #define AT91C_PWMC_CH3_CCNTR (AT91_CAST(AT91_REG *)  0xFFFCC26C) // (PWMC_CH3) Channel Counter Register
  973. #define AT91C_PWMC_CH3_CMR (AT91_CAST(AT91_REG *)  0xFFFCC260) // (PWMC_CH3) Channel Mode Register
  974. // ========== Register definition for PWMC_CH2 peripheral ==========
  975. #define AT91C_PWMC_CH2_Reserved (AT91_CAST(AT91_REG *)  0xFFFCC254) // (PWMC_CH2) Reserved
  976. #define AT91C_PWMC_CH2_CMR (AT91_CAST(AT91_REG *)  0xFFFCC240) // (PWMC_CH2) Channel Mode Register
  977. #define AT91C_PWMC_CH2_CCNTR (AT91_CAST(AT91_REG *)  0xFFFCC24C) // (PWMC_CH2) Channel Counter Register
  978. #define AT91C_PWMC_CH2_CPRDR (AT91_CAST(AT91_REG *)  0xFFFCC248) // (PWMC_CH2) Channel Period Register
  979. #define AT91C_PWMC_CH2_CUPDR (AT91_CAST(AT91_REG *)  0xFFFCC250) // (PWMC_CH2) Channel Update Register
  980. #define AT91C_PWMC_CH2_CDTYR (AT91_CAST(AT91_REG *)  0xFFFCC244) // (PWMC_CH2) Channel Duty Cycle Register
  981. // ========== Register definition for PWMC_CH1 peripheral ==========
  982. #define AT91C_PWMC_CH1_Reserved (AT91_CAST(AT91_REG *)  0xFFFCC234) // (PWMC_CH1) Reserved
  983. #define AT91C_PWMC_CH1_CUPDR (AT91_CAST(AT91_REG *)  0xFFFCC230) // (PWMC_CH1) Channel Update Register
  984. #define AT91C_PWMC_CH1_CPRDR (AT91_CAST(AT91_REG *)  0xFFFCC228) // (PWMC_CH1) Channel Period Register
  985. #define AT91C_PWMC_CH1_CCNTR (AT91_CAST(AT91_REG *)  0xFFFCC22C) // (PWMC_CH1) Channel Counter Register
  986. #define AT91C_PWMC_CH1_CDTYR (AT91_CAST(AT91_REG *)  0xFFFCC224) // (PWMC_CH1) Channel Duty Cycle Register
  987. #define AT91C_PWMC_CH1_CMR (AT91_CAST(AT91_REG *)  0xFFFCC220) // (PWMC_CH1) Channel Mode Register
  988. // ========== Register definition for PWMC_CH0 peripheral ==========
  989. #define AT91C_PWMC_CH0_Reserved (AT91_CAST(AT91_REG *)  0xFFFCC214) // (PWMC_CH0) Reserved
  990. #define AT91C_PWMC_CH0_CPRDR (AT91_CAST(AT91_REG *)  0xFFFCC208) // (PWMC_CH0) Channel Period Register
  991. #define AT91C_PWMC_CH0_CDTYR (AT91_CAST(AT91_REG *)  0xFFFCC204) // (PWMC_CH0) Channel Duty Cycle Register
  992. #define AT91C_PWMC_CH0_CMR (AT91_CAST(AT91_REG *)  0xFFFCC200) // (PWMC_CH0) Channel Mode Register
  993. #define AT91C_PWMC_CH0_CUPDR (AT91_CAST(AT91_REG *)  0xFFFCC210) // (PWMC_CH0) Channel Update Register
  994. #define AT91C_PWMC_CH0_CCNTR (AT91_CAST(AT91_REG *)  0xFFFCC20C) // (PWMC_CH0) Channel Counter Register
  995. // ========== Register definition for PWMC peripheral ==========
  996. #define AT91C_PWMC_IDR  (AT91_CAST(AT91_REG *)  0xFFFCC014) // (PWMC) PWMC Interrupt Disable Register
  997. #define AT91C_PWMC_DIS  (AT91_CAST(AT91_REG *)  0xFFFCC008) // (PWMC) PWMC Disable Register
  998. #define AT91C_PWMC_IER  (AT91_CAST(AT91_REG *)  0xFFFCC010) // (PWMC) PWMC Interrupt Enable Register
  999. #define AT91C_PWMC_VR   (AT91_CAST(AT91_REG *)  0xFFFCC0FC) // (PWMC) PWMC Version Register
  1000. #define AT91C_PWMC_ISR  (AT91_CAST(AT91_REG *)  0xFFFCC01C) // (PWMC) PWMC Interrupt Status Register
  1001. #define AT91C_PWMC_SR   (AT91_CAST(AT91_REG *)  0xFFFCC00C) // (PWMC) PWMC Status Register
  1002. #define AT91C_PWMC_IMR  (AT91_CAST(AT91_REG *)  0xFFFCC018) // (PWMC) PWMC Interrupt Mask Register
  1003. #define AT91C_PWMC_MR   (AT91_CAST(AT91_REG *)  0xFFFCC000) // (PWMC) PWMC Mode Register
  1004. #define AT91C_PWMC_ENA  (AT91_CAST(AT91_REG *)  0xFFFCC004) // (PWMC) PWMC Enable Register
  1005. // ========== Register definition for UDP peripheral ==========
  1006. #define AT91C_UDP_IMR   (AT91_CAST(AT91_REG *)  0xFFFB0018) // (UDP) Interrupt Mask Register
  1007. #define AT91C_UDP_FADDR (AT91_CAST(AT91_REG *)  0xFFFB0008) // (UDP) Function Address Register
  1008. #define AT91C_UDP_NUM   (AT91_CAST(AT91_REG *)  0xFFFB0000) // (UDP) Frame Number Register
  1009. #define AT91C_UDP_FDR   (AT91_CAST(AT91_REG *)  0xFFFB0050) // (UDP) Endpoint FIFO Data Register
  1010. #define AT91C_UDP_ISR   (AT91_CAST(AT91_REG *)  0xFFFB001C) // (UDP) Interrupt Status Register
  1011. #define AT91C_UDP_CSR   (AT91_CAST(AT91_REG *)  0xFFFB0030) // (UDP) Endpoint Control and Status Register
  1012. #define AT91C_UDP_IDR   (AT91_CAST(AT91_REG *)  0xFFFB0014) // (UDP) Interrupt Disable Register
  1013. #define AT91C_UDP_ICR   (AT91_CAST(AT91_REG *)  0xFFFB0020) // (UDP) Interrupt Clear Register
  1014. #define AT91C_UDP_RSTEP (AT91_CAST(AT91_REG *)  0xFFFB0028) // (UDP) Reset Endpoint Register
  1015. #define AT91C_UDP_TXVC  (AT91_CAST(AT91_REG *)  0xFFFB0074) // (UDP) Transceiver Control Register
  1016. #define AT91C_UDP_GLBSTATE (AT91_CAST(AT91_REG *)  0xFFFB0004) // (UDP) Global State Register
  1017. #define AT91C_UDP_IER   (AT91_CAST(AT91_REG *)  0xFFFB0010) // (UDP) Interrupt Enable Register
  1018. // ========== Register definition for TC0 peripheral ==========
  1019. #define AT91C_TC0_SR    (AT91_CAST(AT91_REG *)  0xFFFA0020) // (TC0) Status Register
  1020. #define AT91C_TC0_RC    (AT91_CAST(AT91_REG *)  0xFFFA001C) // (TC0) Register C
  1021. #define AT91C_TC0_RB    (AT91_CAST(AT91_REG *)  0xFFFA0018) // (TC0) Register B
  1022. #define AT91C_TC0_CCR   (AT91_CAST(AT91_REG *)  0xFFFA0000) // (TC0) Channel Control Register
  1023. #define AT91C_TC0_CMR   (AT91_CAST(AT91_REG *)  0xFFFA0004) // (TC0) Channel Mode Register (Capture Mode / Waveform Mode)
  1024. #define AT91C_TC0_IER   (AT91_CAST(AT91_REG *)  0xFFFA0024) // (TC0) Interrupt Enable Register
  1025. #define AT91C_TC0_RA    (AT91_CAST(AT91_REG *)  0xFFFA0014) // (TC0) Register A
  1026. #define AT91C_TC0_IDR   (AT91_CAST(AT91_REG *)  0xFFFA0028) // (TC0) Interrupt Disable Register
  1027. #define AT91C_TC0_CV    (AT91_CAST(AT91_REG *)  0xFFFA0010) // (TC0) Counter Value
  1028. #define AT91C_TC0_IMR   (AT91_CAST(AT91_REG *)  0xFFFA002C) // (TC0) Interrupt Mask Register
  1029. // ========== Register definition for TC1 peripheral ==========
  1030. #define AT91C_TC1_RB    (AT91_CAST(AT91_REG *)  0xFFFA0058) // (TC1) Register B
  1031. #define AT91C_TC1_CCR   (AT91_CAST(AT91_REG *)  0xFFFA0040) // (TC1) Channel Control Register
  1032. #define AT91C_TC1_IER   (AT91_CAST(AT91_REG *)  0xFFFA0064) // (TC1) Interrupt Enable Register
  1033. #define AT91C_TC1_IDR   (AT91_CAST(AT91_REG *)  0xFFFA0068) // (TC1) Interrupt Disable Register
  1034. #define AT91C_TC1_SR    (AT91_CAST(AT91_REG *)  0xFFFA0060) // (TC1) Status Register
  1035. #define AT91C_TC1_CMR   (AT91_CAST(AT91_REG *)  0xFFFA0044) // (TC1) Channel Mode Register (Capture Mode / Waveform Mode)
  1036. #define AT91C_TC1_RA    (AT91_CAST(AT91_REG *)  0xFFFA0054) // (TC1) Register A
  1037. #define AT91C_TC1_RC    (AT91_CAST(AT91_REG *)  0xFFFA005C) // (TC1) Register C
  1038. #define AT91C_TC1_IMR   (AT91_CAST(AT91_REG *)  0xFFFA006C) // (TC1) Interrupt Mask Register
  1039. #define AT91C_TC1_CV    (AT91_CAST(AT91_REG *)  0xFFFA0050) // (TC1) Counter Value
  1040. // ========== Register definition for TC2 peripheral ==========
  1041. #define AT91C_TC2_CMR   (AT91_CAST(AT91_REG *)  0xFFFA0084) // (TC2) Channel Mode Register (Capture Mode / Waveform Mode)
  1042. #define AT91C_TC2_CCR   (AT91_CAST(AT91_REG *)  0xFFFA0080) // (TC2) Channel Control Register
  1043. #define AT91C_TC2_CV    (AT91_CAST(AT91_REG *)  0xFFFA0090) // (TC2) Counter Value
  1044. #define AT91C_TC2_RA    (AT91_CAST(AT91_REG *)  0xFFFA0094) // (TC2) Register A
  1045. #define AT91C_TC2_RB    (AT91_CAST(AT91_REG *)  0xFFFA0098) // (TC2) Register B
  1046. #define AT91C_TC2_IDR   (AT91_CAST(AT91_REG *)  0xFFFA00A8) // (TC2) Interrupt Disable Register
  1047. #define AT91C_TC2_IMR   (AT91_CAST(AT91_REG *)  0xFFFA00AC) // (TC2) Interrupt Mask Register
  1048. #define AT91C_TC2_RC    (AT91_CAST(AT91_REG *)  0xFFFA009C) // (TC2) Register C
  1049. #define AT91C_TC2_IER   (AT91_CAST(AT91_REG *)  0xFFFA00A4) // (TC2) Interrupt Enable Register
  1050. #define AT91C_TC2_SR    (AT91_CAST(AT91_REG *)  0xFFFA00A0) // (TC2) Status Register
  1051. // ========== Register definition for TCB peripheral ==========
  1052. #define AT91C_TCB_BMR   (AT91_CAST(AT91_REG *)  0xFFFA00C4) // (TCB) TC Block Mode Register
  1053. #define AT91C_TCB_BCR   (AT91_CAST(AT91_REG *)  0xFFFA00C0) // (TCB) TC Block Control Register
  1054. // ========== Register definition for CAN_MB0 peripheral ==========
  1055. #define AT91C_CAN_MB0_MDL (AT91_CAST(AT91_REG *)  0xFFFD0214) // (CAN_MB0) MailBox Data Low Register
  1056. #define AT91C_CAN_MB0_MAM (AT91_CAST(AT91_REG *)  0xFFFD0204) // (CAN_MB0) MailBox Acceptance Mask Register
  1057. #define AT91C_CAN_MB0_MCR (AT91_CAST(AT91_REG *)  0xFFFD021C) // (CAN_MB0) MailBox Control Register
  1058. #define AT91C_CAN_MB0_MID (AT91_CAST(AT91_REG *)  0xFFFD0208) // (CAN_MB0) MailBox ID Register
  1059. #define AT91C_CAN_MB0_MSR (AT91_CAST(AT91_REG *)  0xFFFD0210) // (CAN_MB0) MailBox Status Register
  1060. #define AT91C_CAN_MB0_MFID (AT91_CAST(AT91_REG *)  0xFFFD020C) // (CAN_MB0) MailBox Family ID Register
  1061. #define AT91C_CAN_MB0_MDH (AT91_CAST(AT91_REG *)  0xFFFD0218) // (CAN_MB0) MailBox Data High Register
  1062. #define AT91C_CAN_MB0_MMR (AT91_CAST(AT91_REG *)  0xFFFD0200) // (CAN_MB0) MailBox Mode Register
  1063. // ========== Register definition for CAN_MB1 peripheral ==========
  1064. #define AT91C_CAN_MB1_MDL (AT91_CAST(AT91_REG *)  0xFFFD0234) // (CAN_MB1) MailBox Data Low Register
  1065. #define AT91C_CAN_MB1_MID (AT91_CAST(AT91_REG *)  0xFFFD0228) // (CAN_MB1) MailBox ID Register
  1066. #define AT91C_CAN_MB1_MMR (AT91_CAST(AT91_REG *)  0xFFFD0220) // (CAN_MB1) MailBox Mode Register
  1067. #define AT91C_CAN_MB1_MSR (AT91_CAST(AT91_REG *)  0xFFFD0230) // (CAN_MB1) MailBox Status Register
  1068. #define AT91C_CAN_MB1_MAM (AT91_CAST(AT91_REG *)  0xFFFD0224) // (CAN_MB1) MailBox Acceptance Mask Register
  1069. #define AT91C_CAN_MB1_MDH (AT91_CAST(AT91_REG *)  0xFFFD0238) // (CAN_MB1) MailBox Data High Register
  1070. #define AT91C_CAN_MB1_MCR (AT91_CAST(AT91_REG *)  0xFFFD023C) // (CAN_MB1) MailBox Control Register
  1071. #define AT91C_CAN_MB1_MFID (AT91_CAST(AT91_REG *)  0xFFFD022C) // (CAN_MB1) MailBox Family ID Register
  1072. // ========== Register definition for CAN_MB2 peripheral ==========
  1073. #define AT91C_CAN_MB2_MCR (AT91_CAST(AT91_REG *)  0xFFFD025C) // (CAN_MB2) MailBox Control Register
  1074. #define AT91C_CAN_MB2_MDH (AT91_CAST(AT91_REG *)  0xFFFD0258) // (CAN_MB2) MailBox Data High Register
  1075. #define AT91C_CAN_MB2_MID (AT91_CAST(AT91_REG *)  0xFFFD0248) // (CAN_MB2) MailBox ID Register
  1076. #define AT91C_CAN_MB2_MDL (AT91_CAST(AT91_REG *)  0xFFFD0254) // (CAN_MB2) MailBox Data Low Register
  1077. #define AT91C_CAN_MB2_MMR (AT91_CAST(AT91_REG *)  0xFFFD0240) // (CAN_MB2) MailBox Mode Register
  1078. #define AT91C_CAN_MB2_MAM (AT91_CAST(AT91_REG *)  0xFFFD0244) // (CAN_MB2) MailBox Acceptance Mask Register
  1079. #define AT91C_CAN_MB2_MFID (AT91_CAST(AT91_REG *)  0xFFFD024C) // (CAN_MB2) MailBox Family ID Register
  1080. #define AT91C_CAN_MB2_MSR (AT91_CAST(AT91_REG *)  0xFFFD0250) // (CAN_MB2) MailBox Status Register
  1081. // ========== Register definition for CAN_MB3 peripheral ==========
  1082. #define AT91C_CAN_MB3_MFID (AT91_CAST(AT91_REG *)  0xFFFD026C) // (CAN_MB3) MailBox Family ID Register
  1083. #define AT91C_CAN_MB3_MAM (AT91_CAST(AT91_REG *)  0xFFFD0264) // (CAN_MB3) MailBox Acceptance Mask Register
  1084. #define AT91C_CAN_MB3_MID (AT91_CAST(AT91_REG *)  0xFFFD0268) // (CAN_MB3) MailBox ID Register
  1085. #define AT91C_CAN_MB3_MCR (AT91_CAST(AT91_REG *)  0xFFFD027C) // (CAN_MB3) MailBox Control Register
  1086. #define AT91C_CAN_MB3_MMR (AT91_CAST(AT91_REG *)  0xFFFD0260) // (CAN_MB3) MailBox Mode Register
  1087. #define AT91C_CAN_MB3_MSR (AT91_CAST(AT91_REG *)  0xFFFD0270) // (CAN_MB3) MailBox Status Register
  1088. #define AT91C_CAN_MB3_MDL (AT91_CAST(AT91_REG *)  0xFFFD0274) // (CAN_MB3) MailBox Data Low Register
  1089. #define AT91C_CAN_MB3_MDH (AT91_CAST(AT91_REG *)  0xFFFD0278) // (CAN_MB3) MailBox Data High Register
  1090. // ========== Register definition for CAN_MB4 peripheral ==========
  1091. #define AT91C_CAN_MB4_MID (AT91_CAST(AT91_REG *)  0xFFFD0288) // (CAN_MB4) MailBox ID Register
  1092. #define AT91C_CAN_MB4_MMR (AT91_CAST(AT91_REG *)  0xFFFD0280) // (CAN_MB4) MailBox Mode Register
  1093. #define AT91C_CAN_MB4_MDH (AT91_CAST(AT91_REG *)  0xFFFD0298) // (CAN_MB4) MailBox Data High Register
  1094. #define AT91C_CAN_MB4_MFID (AT91_CAST(AT91_REG *)  0xFFFD028C) // (CAN_MB4) MailBox Family ID Register
  1095. #define AT91C_CAN_MB4_MSR (AT91_CAST(AT91_REG *)  0xFFFD0290) // (CAN_MB4) MailBox Status Register
  1096. #define AT91C_CAN_MB4_MCR (AT91_CAST(AT91_REG *)  0xFFFD029C) // (CAN_MB4) MailBox Control Register
  1097. #define AT91C_CAN_MB4_MDL (AT91_CAST(AT91_REG *)  0xFFFD0294) // (CAN_MB4) MailBox Data Low Register
  1098. #define AT91C_CAN_MB4_MAM (AT91_CAST(AT91_REG *)  0xFFFD0284) // (CAN_MB4) MailBox Acceptance Mask Register
  1099. // ========== Register definition for CAN_MB5 peripheral ==========
  1100. #define AT91C_CAN_MB5_MSR (AT91_CAST(AT91_REG *)  0xFFFD02B0) // (CAN_MB5) MailBox Status Register
  1101. #define AT91C_CAN_MB5_MCR (AT91_CAST(AT91_REG *)  0xFFFD02BC) // (CAN_MB5) MailBox Control Register
  1102. #define AT91C_CAN_MB5_MFID (AT91_CAST(AT91_REG *)  0xFFFD02AC) // (CAN_MB5) MailBox Family ID Register
  1103. #define AT91C_CAN_MB5_MDH (AT91_CAST(AT91_REG *)  0xFFFD02B8) // (CAN_MB5) MailBox Data High Register
  1104. #define AT91C_CAN_MB5_MID (AT91_CAST(AT91_REG *)  0xFFFD02A8) // (CAN_MB5) MailBox ID Register
  1105. #define AT91C_CAN_MB5_MMR (AT91_CAST(AT91_REG *)  0xFFFD02A0) // (CAN_MB5) MailBox Mode Register
  1106. #define AT91C_CAN_MB5_MDL (AT91_CAST(AT91_REG *)  0xFFFD02B4) // (CAN_MB5) MailBox Data Low Register
  1107. #define AT91C_CAN_MB5_MAM (AT91_CAST(AT91_REG *)  0xFFFD02A4) // (CAN_MB5) MailBox Acceptance Mask Register
  1108. // ========== Register definition for CAN_MB6 peripheral ==========
  1109. #define AT91C_CAN_MB6_MFID (AT91_CAST(AT91_REG *)  0xFFFD02CC) // (CAN_MB6) MailBox Family ID Register
  1110. #define AT91C_CAN_MB6_MID (AT91_CAST(AT91_REG *)  0xFFFD02C8) // (CAN_MB6) MailBox ID Register
  1111. #define AT91C_CAN_MB6_MAM (AT91_CAST(AT91_REG *)  0xFFFD02C4) // (CAN_MB6) MailBox Acceptance Mask Register
  1112. #define AT91C_CAN_MB6_MSR (AT91_CAST(AT91_REG *)  0xFFFD02D0) // (CAN_MB6) MailBox Status Register
  1113. #define AT91C_CAN_MB6_MDL (AT91_CAST(AT91_REG *)  0xFFFD02D4) // (CAN_MB6) MailBox Data Low Register
  1114. #define AT91C_CAN_MB6_MCR (AT91_CAST(AT91_REG *)  0xFFFD02DC) // (CAN_MB6) MailBox Control Register
  1115. #define AT91C_CAN_MB6_MDH (AT91_CAST(AT91_REG *)  0xFFFD02D8) // (CAN_MB6) MailBox Data High Register
  1116. #define AT91C_CAN_MB6_MMR (AT91_CAST(AT91_REG *)  0xFFFD02C0) // (CAN_MB6) MailBox Mode Register
  1117. // ========== Register definition for CAN_MB7 peripheral ==========
  1118. #define AT91C_CAN_MB7_MCR (AT91_CAST(AT91_REG *)  0xFFFD02FC) // (CAN_MB7) MailBox Control Register
  1119. #define AT91C_CAN_MB7_MDH (AT91_CAST(AT91_REG *)  0xFFFD02F8) // (CAN_MB7) MailBox Data High Register
  1120. #define AT91C_CAN_MB7_MFID (AT91_CAST(AT91_REG *)  0xFFFD02EC) // (CAN_MB7) MailBox Family ID Register
  1121. #define AT91C_CAN_MB7_MDL (AT91_CAST(AT91_REG *)  0xFFFD02F4) // (CAN_MB7) MailBox Data Low Register
  1122. #define AT91C_CAN_MB7_MID (AT91_CAST(AT91_REG *)  0xFFFD02E8) // (CAN_MB7) MailBox ID Register
  1123. #define AT91C_CAN_MB7_MMR (AT91_CAST(AT91_REG *)  0xFFFD02E0) // (CAN_MB7) MailBox Mode Register
  1124. #define AT91C_CAN_MB7_MAM (AT91_CAST(AT91_REG *)  0xFFFD02E4) // (CAN_MB7) MailBox Acceptance Mask Register
  1125. #define AT91C_CAN_MB7_MSR (AT91_CAST(AT91_REG *)  0xFFFD02F0) // (CAN_MB7) MailBox Status Register
  1126. // ========== Register definition for CAN peripheral ==========
  1127. #define AT91C_CAN_TCR   (AT91_CAST(AT91_REG *)  0xFFFD0024) // (CAN) Transfer Command Register
  1128. #define AT91C_CAN_IMR   (AT91_CAST(AT91_REG *)  0xFFFD000C) // (CAN) Interrupt Mask Register
  1129. #define AT91C_CAN_IER   (AT91_CAST(AT91_REG *)  0xFFFD0004) // (CAN) Interrupt Enable Register
  1130. #define AT91C_CAN_ECR   (AT91_CAST(AT91_REG *)  0xFFFD0020) // (CAN) Error Counter Register
  1131. #define AT91C_CAN_TIMESTP (AT91_CAST(AT91_REG *)  0xFFFD001C) // (CAN) Time Stamp Register
  1132. #define AT91C_CAN_MR    (AT91_CAST(AT91_REG *)  0xFFFD0000) // (CAN) Mode Register
  1133. #define AT91C_CAN_IDR   (AT91_CAST(AT91_REG *)  0xFFFD0008) // (CAN) Interrupt Disable Register
  1134. #define AT91C_CAN_ACR   (AT91_CAST(AT91_REG *)  0xFFFD0028) // (CAN) Abort Command Register
  1135. #define AT91C_CAN_TIM   (AT91_CAST(AT91_REG *)  0xFFFD0018) // (CAN) Timer Register
  1136. #define AT91C_CAN_SR    (AT91_CAST(AT91_REG *)  0xFFFD0010) // (CAN) Status Register
  1137. #define AT91C_CAN_BR    (AT91_CAST(AT91_REG *)  0xFFFD0014) // (CAN) Baudrate Register
  1138. #define AT91C_CAN_VR    (AT91_CAST(AT91_REG *)  0xFFFD00FC) // (CAN) Version Register
  1139. // ========== Register definition for EMAC peripheral ==========
  1140. #define AT91C_EMAC_ISR  (AT91_CAST(AT91_REG *)  0xFFFDC024) // (EMAC) Interrupt Status Register
  1141. #define AT91C_EMAC_SA4H (AT91_CAST(AT91_REG *)  0xFFFDC0B4) // (EMAC) Specific Address 4 Top, Last 2 bytes
  1142. #define AT91C_EMAC_SA1L (AT91_CAST(AT91_REG *)  0xFFFDC098) // (EMAC) Specific Address 1 Bottom, First 4 bytes
  1143. #define AT91C_EMAC_ELE  (AT91_CAST(AT91_REG *)  0xFFFDC078) // (EMAC) Excessive Length Errors Register
  1144. #define AT91C_EMAC_LCOL (AT91_CAST(AT91_REG *)  0xFFFDC05C) // (EMAC) Late Collision Register
  1145. #define AT91C_EMAC_RLE  (AT91_CAST(AT91_REG *)  0xFFFDC088) // (EMAC) Receive Length Field Mismatch Register
  1146. #define AT91C_EMAC_WOL  (AT91_CAST(AT91_REG *)  0xFFFDC0C4) // (EMAC) Wake On LAN Register
  1147. #define AT91C_EMAC_DTF  (AT91_CAST(AT91_REG *)  0xFFFDC058) // (EMAC) Deferred Transmission Frame Register
  1148. #define AT91C_EMAC_TUND (AT91_CAST(AT91_REG *)  0xFFFDC064) // (EMAC) Transmit Underrun Error Register
  1149. #define AT91C_EMAC_NCR  (AT91_CAST(AT91_REG *)  0xFFFDC000) // (EMAC) Network Control Register
  1150. #define AT91C_EMAC_SA4L (AT91_CAST(AT91_REG *)  0xFFFDC0B0) // (EMAC) Specific Address 4 Bottom, First 4 bytes
  1151. #define AT91C_EMAC_RSR  (AT91_CAST(AT91_REG *)  0xFFFDC020) // (EMAC) Receive Status Register
  1152. #define AT91C_EMAC_SA3L (AT91_CAST(AT91_REG *)  0xFFFDC0A8) // (EMAC) Specific Address 3 Bottom, First 4 bytes
  1153. #define AT91C_EMAC_TSR  (AT91_CAST(AT91_REG *)  0xFFFDC014) // (EMAC) Transmit Status Register
  1154. #define AT91C_EMAC_IDR  (AT91_CAST(AT91_REG *)  0xFFFDC02C) // (EMAC) Interrupt Disable Register
  1155. #define AT91C_EMAC_RSE  (AT91_CAST(AT91_REG *)  0xFFFDC074) // (EMAC) Receive Symbol Errors Register
  1156. #define AT91C_EMAC_ECOL (AT91_CAST(AT91_REG *)  0xFFFDC060) // (EMAC) Excessive Collision Register
  1157. #define AT91C_EMAC_TID  (AT91_CAST(AT91_REG *)  0xFFFDC0B8) // (EMAC) Type ID Checking Register
  1158. #define AT91C_EMAC_HRB  (AT91_CAST(AT91_REG *)  0xFFFDC090) // (EMAC) Hash Address Bottom[31:0]
  1159. #define AT91C_EMAC_TBQP (AT91_CAST(AT91_REG *)  0xFFFDC01C) // (EMAC) Transmit Buffer Queue Pointer
  1160. #define AT91C_EMAC_USRIO (AT91_CAST(AT91_REG *)  0xFFFDC0C0) // (EMAC) USER Input/Output Register
  1161. #define AT91C_EMAC_PTR  (AT91_CAST(AT91_REG *)  0xFFFDC038) // (EMAC) Pause Time Register
  1162. #define AT91C_EMAC_SA2H (AT91_CAST(AT91_REG *)  0xFFFDC0A4) // (EMAC) Specific Address 2 Top, Last 2 bytes
  1163. #define AT91C_EMAC_ROV  (AT91_CAST(AT91_REG *)  0xFFFDC070) // (EMAC) Receive Overrun Errors Register
  1164. #define AT91C_EMAC_ALE  (AT91_CAST(AT91_REG *)  0xFFFDC054) // (EMAC) Alignment Error Register
  1165. #define AT91C_EMAC_RJA  (AT91_CAST(AT91_REG *)  0xFFFDC07C) // (EMAC) Receive Jabbers Register
  1166. #define AT91C_EMAC_RBQP (AT91_CAST(AT91_REG *)  0xFFFDC018) // (EMAC) Receive Buffer Queue Pointer
  1167. #define AT91C_EMAC_TPF  (AT91_CAST(AT91_REG *)  0xFFFDC08C) // (EMAC) Transmitted Pause Frames Register
  1168. #define AT91C_EMAC_NCFGR (AT91_CAST(AT91_REG *)  0xFFFDC004) // (EMAC) Network Configuration Register
  1169. #define AT91C_EMAC_HRT  (AT91_CAST(AT91_REG *)  0xFFFDC094) // (EMAC) Hash Address Top[63:32]
  1170. #define AT91C_EMAC_USF  (AT91_CAST(AT91_REG *)  0xFFFDC080) // (EMAC) Undersize Frames Register
  1171. #define AT91C_EMAC_FCSE (AT91_CAST(AT91_REG *)  0xFFFDC050) // (EMAC) Frame Check Sequence Error Register
  1172. #define AT91C_EMAC_TPQ  (AT91_CAST(AT91_REG *)  0xFFFDC0BC) // (EMAC) Transmit Pause Quantum Register
  1173. #define AT91C_EMAC_MAN  (AT91_CAST(AT91_REG *)  0xFFFDC034) // (EMAC) PHY Maintenance Register
  1174. #define AT91C_EMAC_FTO  (AT91_CAST(AT91_REG *)  0xFFFDC040) // (EMAC) Frames Transmitted OK Register
  1175. #define AT91C_EMAC_REV  (AT91_CAST(AT91_REG *)  0xFFFDC0FC) // (EMAC) Revision Register
  1176. #define AT91C_EMAC_IMR  (AT91_CAST(AT91_REG *)  0xFFFDC030) // (EMAC) Interrupt Mask Register
  1177. #define AT91C_EMAC_SCF  (AT91_CAST(AT91_REG *)  0xFFFDC044) // (EMAC) Single Collision Frame Register
  1178. #define AT91C_EMAC_PFR  (AT91_CAST(AT91_REG *)  0xFFFDC03C) // (EMAC) Pause Frames received Register
  1179. #define AT91C_EMAC_MCF  (AT91_CAST(AT91_REG *)  0xFFFDC048) // (EMAC) Multiple Collision Frame Register
  1180. #define AT91C_EMAC_NSR  (AT91_CAST(AT91_REG *)  0xFFFDC008) // (EMAC) Network Status Register
  1181. #define AT91C_EMAC_SA2L (AT91_CAST(AT91_REG *)  0xFFFDC0A0) // (EMAC) Specific Address 2 Bottom, First 4 bytes
  1182. #define AT91C_EMAC_FRO  (AT91_CAST(AT91_REG *)  0xFFFDC04C) // (EMAC) Frames Received OK Register
  1183. #define AT91C_EMAC_IER  (AT91_CAST(AT91_REG *)  0xFFFDC028) // (EMAC) Interrupt Enable Register
  1184. #define AT91C_EMAC_SA1H (AT91_CAST(AT91_REG *)  0xFFFDC09C) // (EMAC) Specific Address 1 Top, Last 2 bytes
  1185. #define AT91C_EMAC_CSE  (AT91_CAST(AT91_REG *)  0xFFFDC068) // (EMAC) Carrier Sense Error Register
  1186. #define AT91C_EMAC_SA3H (AT91_CAST(AT91_REG *)  0xFFFDC0AC) // (EMAC) Specific Address 3 Top, Last 2 bytes
  1187. #define AT91C_EMAC_RRE  (AT91_CAST(AT91_REG *)  0xFFFDC06C) // (EMAC) Receive Ressource Error Register
  1188. #define AT91C_EMAC_STE  (AT91_CAST(AT91_REG *)  0xFFFDC084) // (EMAC) SQE Test Error Register
  1189. // ========== Register definition for PDC_ADC peripheral ==========
  1190. #define AT91C_ADC_PTSR  (AT91_CAST(AT91_REG *)  0xFFFD8124) // (PDC_ADC) PDC Transfer Status Register
  1191. #define AT91C_ADC_PTCR  (AT91_CAST(AT91_REG *)  0xFFFD8120) // (PDC_ADC) PDC Transfer Control Register
  1192. #define AT91C_ADC_TNPR  (AT91_CAST(AT91_REG *)  0xFFFD8118) // (PDC_ADC) Transmit Next Pointer Register
  1193. #define AT91C_ADC_TNCR  (AT91_CAST(AT91_REG *)  0xFFFD811C) // (PDC_ADC) Transmit Next Counter Register
  1194. #define AT91C_ADC_RNPR  (AT91_CAST(AT91_REG *)  0xFFFD8110) // (PDC_ADC) Receive Next Pointer Register
  1195. #define AT91C_ADC_RNCR  (AT91_CAST(AT91_REG *)  0xFFFD8114) // (PDC_ADC) Receive Next Counter Register
  1196. #define AT91C_ADC_RPR   (AT91_CAST(AT91_REG *)  0xFFFD8100) // (PDC_ADC) Receive Pointer Register
  1197. #define AT91C_ADC_TCR   (AT91_CAST(AT91_REG *)  0xFFFD810C) // (PDC_ADC) Transmit Counter Register
  1198. #define AT91C_ADC_TPR   (AT91_CAST(AT91_REG *)  0xFFFD8108) // (PDC_ADC) Transmit Pointer Register
  1199. #define AT91C_ADC_RCR   (AT91_CAST(AT91_REG *)  0xFFFD8104) // (PDC_ADC) Receive Counter Register
  1200. // ========== Register definition for ADC peripheral ==========
  1201. #define AT91C_ADC_CDR2  (AT91_CAST(AT91_REG *)  0xFFFD8038) // (ADC) ADC Channel Data Register 2
  1202. #define AT91C_ADC_CDR3  (AT91_CAST(AT91_REG *)  0xFFFD803C) // (ADC) ADC Channel Data Register 3
  1203. #define AT91C_ADC_CDR0  (AT91_CAST(AT91_REG *)  0xFFFD8030) // (ADC) ADC Channel Data Register 0
  1204. #define AT91C_ADC_CDR5  (AT91_CAST(AT91_REG *)  0xFFFD8044) // (ADC) ADC Channel Data Register 5
  1205. #define AT91C_ADC_CHDR  (AT91_CAST(AT91_REG *)  0xFFFD8014) // (ADC) ADC Channel Disable Register
  1206. #define AT91C_ADC_SR    (AT91_CAST(AT91_REG *)  0xFFFD801C) // (ADC) ADC Status Register
  1207. #define AT91C_ADC_CDR4  (AT91_CAST(AT91_REG *)  0xFFFD8040) // (ADC) ADC Channel Data Register 4
  1208. #define AT91C_ADC_CDR1  (AT91_CAST(AT91_REG *)  0xFFFD8034) // (ADC) ADC Channel Data Register 1
  1209. #define AT91C_ADC_LCDR  (AT91_CAST(AT91_REG *)  0xFFFD8020) // (ADC) ADC Last Converted Data Register
  1210. #define AT91C_ADC_IDR   (AT91_CAST(AT91_REG *)  0xFFFD8028) // (ADC) ADC Interrupt Disable Register
  1211. #define AT91C_ADC_CR    (AT91_CAST(AT91_REG *)  0xFFFD8000) // (ADC) ADC Control Register
  1212. #define AT91C_ADC_CDR7  (AT91_CAST(AT91_REG *)  0xFFFD804C) // (ADC) ADC Channel Data Register 7
  1213. #define AT91C_ADC_CDR6  (AT91_CAST(AT91_REG *)  0xFFFD8048) // (ADC) ADC Channel Data Register 6
  1214. #define AT91C_ADC_IER   (AT91_CAST(AT91_REG *)  0xFFFD8024) // (ADC) ADC Interrupt Enable Register
  1215. #define AT91C_ADC_CHER  (AT91_CAST(AT91_REG *)  0xFFFD8010) // (ADC) ADC Channel Enable Register
  1216. #define AT91C_ADC_CHSR  (AT91_CAST(AT91_REG *)  0xFFFD8018) // (ADC) ADC Channel Status Register
  1217. #define AT91C_ADC_MR    (AT91_CAST(AT91_REG *)  0xFFFD8004) // (ADC) ADC Mode Register
  1218. #define AT91C_ADC_IMR   (AT91_CAST(AT91_REG *)  0xFFFD802C) // (ADC) ADC Interrupt Mask Register
  1220. // *****************************************************************************
  1221. //               PIO DEFINITIONS FOR AT91SAM7X512
  1222. // *****************************************************************************
  1223. #define AT91C_PIO_PA0        (1 <<  0) // Pin Controlled by PA0
  1224. #define AT91C_PA0_RXD0     (AT91C_PIO_PA0) //  USART 0 Receive Data
  1225. #define AT91C_PIO_PA1        (1 <<  1) // Pin Controlled by PA1
  1226. #define AT91C_PA1_TXD0     (AT91C_PIO_PA1) //  USART 0 Transmit Data
  1227. #define AT91C_PIO_PA10       (1 << 10) // Pin Controlled by PA10
  1228. #define AT91C_PA10_TWD      (AT91C_PIO_PA10) //  TWI Two-wire Serial Data
  1229. #define AT91C_PIO_PA11       (1 << 11) // Pin Controlled by PA11
  1230. #define AT91C_PA11_TWCK     (AT91C_PIO_PA11) //  TWI Two-wire Serial Clock
  1231. #define AT91C_PIO_PA12       (1 << 12) // Pin Controlled by PA12
  1232. #define AT91C_PA12_SPI0_NPCS0 (AT91C_PIO_PA12) //  SPI 0 Peripheral Chip Select 0
  1233. #define AT91C_PIO_PA13       (1 << 13) // Pin Controlled by PA13
  1234. #define AT91C_PA13_SPI0_NPCS1 (AT91C_PIO_PA13) //  SPI 0 Peripheral Chip Select 1
  1235. #define AT91C_PA13_PCK1     (AT91C_PIO_PA13) //  PMC Programmable Clock Output 1
  1236. #define AT91C_PIO_PA14       (1 << 14) // Pin Controlled by PA14
  1237. #define AT91C_PA14_SPI0_NPCS2 (AT91C_PIO_PA14) //  SPI 0 Peripheral Chip Select 2
  1238. #define AT91C_PA14_IRQ1     (AT91C_PIO_PA14) //  External Interrupt 1
  1239. #define AT91C_PIO_PA15       (1 << 15) // Pin Controlled by PA15
  1240. #define AT91C_PA15_SPI0_NPCS3 (AT91C_PIO_PA15) //  SPI 0 Peripheral Chip Select 3
  1241. #define AT91C_PA15_TCLK2    (AT91C_PIO_PA15) //  Timer Counter 2 external clock input
  1242. #define AT91C_PIO_PA16       (1 << 16) // Pin Controlled by PA16
  1243. #define AT91C_PA16_SPI0_MISO (AT91C_PIO_PA16) //  SPI 0 Master In Slave
  1244. #define AT91C_PIO_PA17       (1 << 17) // Pin Controlled by PA17
  1245. #define AT91C_PA17_SPI0_MOSI (AT91C_PIO_PA17) //  SPI 0 Master Out Slave
  1246. #define AT91C_PIO_PA18       (1 << 18) // Pin Controlled by PA18
  1247. #define AT91C_PA18_SPI0_SPCK (AT91C_PIO_PA18) //  SPI 0 Serial Clock
  1248. #define AT91C_PIO_PA19       (1 << 19) // Pin Controlled by PA19
  1249. #define AT91C_PA19_CANRX    (AT91C_PIO_PA19) //  CAN Receive
  1250. #define AT91C_PIO_PA2        (1 <<  2) // Pin Controlled by PA2
  1251. #define AT91C_PA2_SCK0     (AT91C_PIO_PA2) //  USART 0 Serial Clock
  1252. #define AT91C_PA2_SPI1_NPCS1 (AT91C_PIO_PA2) //  SPI 1 Peripheral Chip Select 1
  1253. #define AT91C_PIO_PA20       (1 << 20) // Pin Controlled by PA20
  1254. #define AT91C_PA20_CANTX    (AT91C_PIO_PA20) //  CAN Transmit
  1255. #define AT91C_PIO_PA21       (1 << 21) // Pin Controlled by PA21
  1256. #define AT91C_PA21_TF       (AT91C_PIO_PA21) //  SSC Transmit Frame Sync
  1257. #define AT91C_PA21_SPI1_NPCS0 (AT91C_PIO_PA21) //  SPI 1 Peripheral Chip Select 0
  1258. #define AT91C_PIO_PA22       (1 << 22) // Pin Controlled by PA22
  1259. #define AT91C_PA22_TK       (AT91C_PIO_PA22) //  SSC Transmit Clock
  1260. #define AT91C_PA22_SPI1_SPCK (AT91C_PIO_PA22) //  SPI 1 Serial Clock
  1261. #define AT91C_PIO_PA23       (1 << 23) // Pin Controlled by PA23
  1262. #define AT91C_PA23_TD       (AT91C_PIO_PA23) //  SSC Transmit data
  1263. #define AT91C_PA23_SPI1_MOSI (AT91C_PIO_PA23) //  SPI 1 Master Out Slave
  1264. #define AT91C_PIO_PA24       (1 << 24) // Pin Controlled by PA24
  1265. #define AT91C_PA24_RD       (AT91C_PIO_PA24) //  SSC Receive Data
  1266. #define AT91C_PA24_SPI1_MISO (AT91C_PIO_PA24) //  SPI 1 Master In Slave
  1267. #define AT91C_PIO_PA25       (1 << 25) // Pin Controlled by PA25
  1268. #define AT91C_PA25_RK       (AT91C_PIO_PA25) //  SSC Receive Clock
  1269. #define AT91C_PA25_SPI1_NPCS1 (AT91C_PIO_PA25) //  SPI 1 Peripheral Chip Select 1
  1270. #define AT91C_PIO_PA26       (1 << 26) // Pin Controlled by PA26
  1271. #define AT91C_PA26_RF       (AT91C_PIO_PA26) //  SSC Receive Frame Sync
  1272. #define AT91C_PA26_SPI1_NPCS2 (AT91C_PIO_PA26) //  SPI 1 Peripheral Chip Select 2
  1273. #define AT91C_PIO_PA27       (1 << 27) // Pin Controlled by PA27
  1274. #define AT91C_PA27_DRXD     (AT91C_PIO_PA27) //  DBGU Debug Receive Data
  1275. #define AT91C_PA27_PCK3     (AT91C_PIO_PA27) //  PMC Programmable Clock Output 3
  1276. #define AT91C_PIO_PA28       (1 << 28) // Pin Controlled by PA28
  1277. #define AT91C_PA28_DTXD     (AT91C_PIO_PA28) //  DBGU Debug Transmit Data
  1278. #define AT91C_PIO_PA29       (1 << 29) // Pin Controlled by PA29
  1279. #define AT91C_PA29_FIQ      (AT91C_PIO_PA29) //  AIC Fast Interrupt Input
  1280. #define AT91C_PA29_SPI1_NPCS3 (AT91C_PIO_PA29) //  SPI 1 Peripheral Chip Select 3
  1281. #define AT91C_PIO_PA3        (1 <<  3) // Pin Controlled by PA3
  1282. #define AT91C_PA3_RTS0     (AT91C_PIO_PA3) //  USART 0 Ready To Send
  1283. #define AT91C_PA3_SPI1_NPCS2 (AT91C_PIO_PA3) //  SPI 1 Peripheral Chip Select 2
  1284. #define AT91C_PIO_PA30       (1 << 30) // Pin Controlled by PA30
  1285. #define AT91C_PA30_IRQ0     (AT91C_PIO_PA30) //  External Interrupt 0
  1286. #define AT91C_PA30_PCK2     (AT91C_PIO_PA30) //  PMC Programmable Clock Output 2
  1287. #define AT91C_PIO_PA4        (1 <<  4) // Pin Controlled by PA4
  1288. #define AT91C_PA4_CTS0     (AT91C_PIO_PA4) //  USART 0 Clear To Send
  1289. #define AT91C_PA4_SPI1_NPCS3 (AT91C_PIO_PA4) //  SPI 1 Peripheral Chip Select 3
  1290. #define AT91C_PIO_PA5        (1 <<  5) // Pin Controlled by PA5
  1291. #define AT91C_PA5_RXD1     (AT91C_PIO_PA5) //  USART 1 Receive Data
  1292. #define AT91C_PIO_PA6        (1 <<  6) // Pin Controlled by PA6
  1293. #define AT91C_PA6_TXD1     (AT91C_PIO_PA6) //  USART 1 Transmit Data
  1294. #define AT91C_PIO_PA7        (1 <<  7) // Pin Controlled by PA7
  1295. #define AT91C_PA7_SCK1     (AT91C_PIO_PA7) //  USART 1 Serial Clock
  1296. #define AT91C_PA7_SPI0_NPCS1 (AT91C_PIO_PA7) //  SPI 0 Peripheral Chip Select 1
  1297. #define AT91C_PIO_PA8        (1 <<  8) // Pin Controlled by PA8
  1298. #define AT91C_PA8_RTS1     (AT91C_PIO_PA8) //  USART 1 Ready To Send
  1299. #define AT91C_PA8_SPI0_NPCS2 (AT91C_PIO_PA8) //  SPI 0 Peripheral Chip Select 2
  1300. #define AT91C_PIO_PA9        (1 <<  9) // Pin Controlled by PA9
  1301. #define AT91C_PA9_CTS1     (AT91C_PIO_PA9) //  USART 1 Clear To Send
  1302. #define AT91C_PA9_SPI0_NPCS3 (AT91C_PIO_PA9) //  SPI 0 Peripheral Chip Select 3
  1303. #define AT91C_PIO_PB0        (1 <<  0) // Pin Controlled by PB0
  1304. #define AT91C_PB0_ETXCK_EREFCK (AT91C_PIO_PB0) //  Ethernet MAC Transmit Clock/Reference Clock
  1305. #define AT91C_PB0_PCK0     (AT91C_PIO_PB0) //  PMC Programmable Clock Output 0
  1306. #define AT91C_PIO_PB1        (1 <<  1) // Pin Controlled by PB1
  1307. #define AT91C_PB1_ETXEN    (AT91C_PIO_PB1) //  Ethernet MAC Transmit Enable
  1308. #define AT91C_PIO_PB10       (1 << 10) // Pin Controlled by PB10
  1309. #define AT91C_PB10_ETX2     (AT91C_PIO_PB10) //  Ethernet MAC Transmit Data 2
  1310. #define AT91C_PB10_SPI1_NPCS1 (AT91C_PIO_PB10) //  SPI 1 Peripheral Chip Select 1
  1311. #define AT91C_PIO_PB11       (1 << 11) // Pin Controlled by PB11
  1312. #define AT91C_PB11_ETX3     (AT91C_PIO_PB11) //  Ethernet MAC Transmit Data 3
  1313. #define AT91C_PB11_SPI1_NPCS2 (AT91C_PIO_PB11) //  SPI 1 Peripheral Chip Select 2
  1314. #define AT91C_PIO_PB12       (1 << 12) // Pin Controlled by PB12
  1315. #define AT91C_PB12_ETXER    (AT91C_PIO_PB12) //  Ethernet MAC Transmikt Coding Error
  1316. #define AT91C_PB12_TCLK0    (AT91C_PIO_PB12) //  Timer Counter 0 external clock input
  1317. #define AT91C_PIO_PB13       (1 << 13) // Pin Controlled by PB13
  1318. #define AT91C_PB13_ERX2     (AT91C_PIO_PB13) //  Ethernet MAC Receive Data 2
  1319. #define AT91C_PB13_SPI0_NPCS1 (AT91C_PIO_PB13) //  SPI 0 Peripheral Chip Select 1
  1320. #define AT91C_PIO_PB14       (1 << 14) // Pin Controlled by PB14
  1321. #define AT91C_PB14_ERX3     (AT91C_PIO_PB14) //  Ethernet MAC Receive Data 3
  1322. #define AT91C_PB14_SPI0_NPCS2 (AT91C_PIO_PB14) //  SPI 0 Peripheral Chip Select 2
  1323. #define AT91C_PIO_PB15       (1 << 15) // Pin Controlled by PB15
  1324. #define AT91C_PB15_ERXDV_ECRSDV (AT91C_PIO_PB15) //  Ethernet MAC Receive Data Valid
  1325. #define AT91C_PIO_PB16       (1 << 16) // Pin Controlled by PB16
  1326. #define AT91C_PB16_ECOL     (AT91C_PIO_PB16) //  Ethernet MAC Collision Detected
  1327. #define AT91C_PB16_SPI1_NPCS3 (AT91C_PIO_PB16) //  SPI 1 Peripheral Chip Select 3
  1328. #define AT91C_PIO_PB17       (1 << 17) // Pin Controlled by PB17
  1329. #define AT91C_PB17_ERXCK    (AT91C_PIO_PB17) //  Ethernet MAC Receive Clock
  1330. #define AT91C_PB17_SPI0_NPCS3 (AT91C_PIO_PB17) //  SPI 0 Peripheral Chip Select 3
  1331. #define AT91C_PIO_PB18       (1 << 18) // Pin Controlled by PB18
  1332. #define AT91C_PB18_EF100    (AT91C_PIO_PB18) //  Ethernet MAC Force 100 Mbits/sec
  1333. #define AT91C_PB18_ADTRG    (AT91C_PIO_PB18) //  ADC External Trigger
  1334. #define AT91C_PIO_PB19       (1 << 19) // Pin Controlled by PB19
  1335. #define AT91C_PB19_PWM0     (AT91C_PIO_PB19) //  PWM Channel 0
  1336. #define AT91C_PB19_TCLK1    (AT91C_PIO_PB19) //  Timer Counter 1 external clock input
  1337. #define AT91C_PIO_PB2        (1 <<  2) // Pin Controlled by PB2
  1338. #define AT91C_PB2_ETX0     (AT91C_PIO_PB2) //  Ethernet MAC Transmit Data 0
  1339. #define AT91C_PIO_PB20       (1 << 20) // Pin Controlled by PB20
  1340. #define AT91C_PB20_PWM1     (AT91C_PIO_PB20) //  PWM Channel 1
  1341. #define AT91C_PB20_PCK0     (AT91C_PIO_PB20) //  PMC Programmable Clock Output 0
  1342. #define AT91C_PIO_PB21       (1 << 21) // Pin Controlled by PB21
  1343. #define AT91C_PB21_PWM2     (AT91C_PIO_PB21) //  PWM Channel 2
  1344. #define AT91C_PB21_PCK1     (AT91C_PIO_PB21) //  PMC Programmable Clock Output 1
  1345. #define AT91C_PIO_PB22       (1 << 22) // Pin Controlled by PB22
  1346. #define AT91C_PB22_PWM3     (AT91C_PIO_PB22) //  PWM Channel 3
  1347. #define AT91C_PB22_PCK2     (AT91C_PIO_PB22) //  PMC Programmable Clock Output 2
  1348. #define AT91C_PIO_PB23       (1 << 23) // Pin Controlled by PB23
  1349. #define AT91C_PB23_TIOA0    (AT91C_PIO_PB23) //  Timer Counter 0 Multipurpose Timer I/O Pin A
  1350. #define AT91C_PB23_DCD1     (AT91C_PIO_PB23) //  USART 1 Data Carrier Detect
  1351. #define AT91C_PIO_PB24       (1 << 24) // Pin Controlled by PB24
  1352. #define AT91C_PB24_TIOB0    (AT91C_PIO_PB24) //  Timer Counter 0 Multipurpose Timer I/O Pin B
  1353. #define AT91C_PB24_DSR1     (AT91C_PIO_PB24) //  USART 1 Data Set ready
  1354. #define AT91C_PIO_PB25       (1 << 25) // Pin Controlled by PB25
  1355. #define AT91C_PB25_TIOA1    (AT91C_PIO_PB25) //  Timer Counter 1 Multipurpose Timer I/O Pin A
  1356. #define AT91C_PB25_DTR1     (AT91C_PIO_PB25) //  USART 1 Data Terminal ready
  1357. #define AT91C_PIO_PB26       (1 << 26) // Pin Controlled by PB26
  1358. #define AT91C_PB26_TIOB1    (AT91C_PIO_PB26) //  Timer Counter 1 Multipurpose Timer I/O Pin B
  1359. #define AT91C_PB26_RI1      (AT91C_PIO_PB26) //  USART 1 Ring Indicator
  1360. #define AT91C_PIO_PB27       (1 << 27) // Pin Controlled by PB27
  1361. #define AT91C_PB27_TIOA2    (AT91C_PIO_PB27) //  Timer Counter 2 Multipurpose Timer I/O Pin A
  1362. #define AT91C_PB27_PWM0     (AT91C_PIO_PB27) //  PWM Channel 0
  1363. #define AT91C_PIO_PB28       (1 << 28) // Pin Controlled by PB28
  1364. #define AT91C_PB28_TIOB2    (AT91C_PIO_PB28) //  Timer Counter 2 Multipurpose Timer I/O Pin B
  1365. #define AT91C_PB28_PWM1     (AT91C_PIO_PB28) //  PWM Channel 1
  1366. #define AT91C_PIO_PB29       (1 << 29) // Pin Controlled by PB29
  1367. #define AT91C_PB29_PCK1     (AT91C_PIO_PB29) //  PMC Programmable Clock Output 1
  1368. #define AT91C_PB29_PWM2     (AT91C_PIO_PB29) //  PWM Channel 2
  1369. #define AT91C_PIO_PB3        (1 <<  3) // Pin Controlled by PB3
  1370. #define AT91C_PB3_ETX1     (AT91C_PIO_PB3) //  Ethernet MAC Transmit Data 1
  1371. #define AT91C_PIO_PB30       (1 << 30) // Pin Controlled by PB30
  1372. #define AT91C_PB30_PCK2     (AT91C_PIO_PB30) //  PMC Programmable Clock Output 2
  1373. #define AT91C_PB30_PWM3     (AT91C_PIO_PB30) //  PWM Channel 3
  1374. #define AT91C_PIO_PB4        (1 <<  4) // Pin Controlled by PB4
  1375. #define AT91C_PB4_ECRS     (AT91C_PIO_PB4) //  Ethernet MAC Carrier Sense/Carrier Sense and Data Valid
  1376. #define AT91C_PIO_PB5        (1 <<  5) // Pin Controlled by PB5
  1377. #define AT91C_PB5_ERX0     (AT91C_PIO_PB5) //  Ethernet MAC Receive Data 0
  1378. #define AT91C_PIO_PB6        (1 <<  6) // Pin Controlled by PB6
  1379. #define AT91C_PB6_ERX1     (AT91C_PIO_PB6) //  Ethernet MAC Receive Data 1
  1380. #define AT91C_PIO_PB7        (1 <<  7) // Pin Controlled by PB7
  1381. #define AT91C_PB7_ERXER    (AT91C_PIO_PB7) //  Ethernet MAC Receive Error
  1382. #define AT91C_PIO_PB8        (1 <<  8) // Pin Controlled by PB8
  1383. #define AT91C_PB8_EMDC     (AT91C_PIO_PB8) //  Ethernet MAC Management Data Clock
  1384. #define AT91C_PIO_PB9        (1 <<  9) // Pin Controlled by PB9
  1385. #define AT91C_PB9_EMDIO    (AT91C_PIO_PB9) //  Ethernet MAC Management Data Input/Output
  1387. // *****************************************************************************
  1388. //               PERIPHERAL ID DEFINITIONS FOR AT91SAM7X512
  1389. // *****************************************************************************
  1390. #define AT91C_ID_FIQ    ( 0) // Advanced Interrupt Controller (FIQ)
  1391. #define AT91C_ID_SYS    ( 1) // System Peripheral
  1392. #define AT91C_ID_PIOA   ( 2) // Parallel IO Controller A
  1393. #define AT91C_ID_PIOB   ( 3) // Parallel IO Controller B
  1394. #define AT91C_ID_SPI0   ( 4) // Serial Peripheral Interface 0
  1395. #define AT91C_ID_SPI1   ( 5) // Serial Peripheral Interface 1
  1396. #define AT91C_ID_US0    ( 6) // USART 0
  1397. #define AT91C_ID_US1    ( 7) // USART 1
  1398. #define AT91C_ID_SSC    ( 8) // Serial Synchronous Controller
  1399. #define AT91C_ID_TWI    ( 9) // Two-Wire Interface
  1400. #define AT91C_ID_PWMC   (10) // PWM Controller
  1401. #define AT91C_ID_UDP    (11) // USB Device Port
  1402. #define AT91C_ID_TC0    (12) // Timer Counter 0
  1403. #define AT91C_ID_TC1    (13) // Timer Counter 1
  1404. #define AT91C_ID_TC2    (14) // Timer Counter 2
  1405. #define AT91C_ID_CAN    (15) // Control Area Network Controller
  1406. #define AT91C_ID_EMAC   (16) // Ethernet MAC
  1407. #define AT91C_ID_ADC    (17) // Analog-to-Digital Converter
  1408. #define AT91C_ID_18_Reserved (18) // Reserved
  1409. #define AT91C_ID_19_Reserved (19) // Reserved
  1410. #define AT91C_ID_20_Reserved (20) // Reserved
  1411. #define AT91C_ID_21_Reserved (21) // Reserved
  1412. #define AT91C_ID_22_Reserved (22) // Reserved
  1413. #define AT91C_ID_23_Reserved (23) // Reserved
  1414. #define AT91C_ID_24_Reserved (24) // Reserved
  1415. #define AT91C_ID_25_Reserved (25) // Reserved
  1416. #define AT91C_ID_26_Reserved (26) // Reserved
  1417. #define AT91C_ID_27_Reserved (27) // Reserved
  1418. #define AT91C_ID_28_Reserved (28) // Reserved
  1419. #define AT91C_ID_29_Reserved (29) // Reserved
  1420. #define AT91C_ID_IRQ0   (30) // Advanced Interrupt Controller (IRQ0)
  1421. #define AT91C_ID_IRQ1   (31) // Advanced Interrupt Controller (IRQ1)
  1422. #define AT91C_ALL_INT   (0xC003FFFF) // ALL VALID INTERRUPTS
  1424. // *****************************************************************************
  1425. //               BASE ADDRESS DEFINITIONS FOR AT91SAM7X512
  1426. // *****************************************************************************
  1427. #define AT91C_BASE_SYS       (AT91_CAST(AT91PS_SYS)  0xFFFFF000) // (SYS) Base Address
  1428. #define AT91C_BASE_AIC       (AT91_CAST(AT91PS_AIC)  0xFFFFF000) // (AIC) Base Address
  1429. #define AT91C_BASE_PDC_DBGU  (AT91_CAST(AT91PS_PDC)  0xFFFFF300) // (PDC_DBGU) Base Address
  1430. #define AT91C_BASE_DBGU      (AT91_CAST(AT91PS_DBGU)  0xFFFFF200) // (DBGU) Base Address
  1431. #define AT91C_BASE_PIOA      (AT91_CAST(AT91PS_PIO)  0xFFFFF400) // (PIOA) Base Address
  1432. #define AT91C_BASE_PIOB      (AT91_CAST(AT91PS_PIO)  0xFFFFF600) // (PIOB) Base Address
  1433. #define AT91C_BASE_CKGR      (AT91_CAST(AT91PS_CKGR)  0xFFFFFC20) // (CKGR) Base Address
  1434. #define AT91C_BASE_PMC       (AT91_CAST(AT91PS_PMC)  0xFFFFFC00) // (PMC) Base Address
  1435. #define AT91C_BASE_RSTC      (AT91_CAST(AT91PS_RSTC)  0xFFFFFD00) // (RSTC) Base Address
  1436. #define AT91C_BASE_RTTC      (AT91_CAST(AT91PS_RTTC)  0xFFFFFD20) // (RTTC) Base Address
  1437. #define AT91C_BASE_PITC      (AT91_CAST(AT91PS_PITC)  0xFFFFFD30) // (PITC) Base Address
  1438. #define AT91C_BASE_WDTC      (AT91_CAST(AT91PS_WDTC)  0xFFFFFD40) // (WDTC) Base Address
  1439. #define AT91C_BASE_VREG      (AT91_CAST(AT91PS_VREG)  0xFFFFFD60) // (VREG) Base Address
  1440. #define AT91C_BASE_EFC0      (AT91_CAST(AT91PS_EFC)  0xFFFFFF60) // (EFC0) Base Address
  1441. #define AT91C_BASE_EFC1      (AT91_CAST(AT91PS_EFC)  0xFFFFFF70) // (EFC1) Base Address
  1442. #define AT91C_BASE_MC        (AT91_CAST(AT91PS_MC)  0xFFFFFF00) // (MC) Base Address
  1443. #define AT91C_BASE_PDC_SPI1  (AT91_CAST(AT91PS_PDC)  0xFFFE4100) // (PDC_SPI1) Base Address
  1444. #define AT91C_BASE_SPI1      (AT91_CAST(AT91PS_SPI)  0xFFFE4000) // (SPI1) Base Address
  1445. #define AT91C_BASE_PDC_SPI0  (AT91_CAST(AT91PS_PDC)  0xFFFE0100) // (PDC_SPI0) Base Address
  1446. #define AT91C_BASE_SPI0      (AT91_CAST(AT91PS_SPI)  0xFFFE0000) // (SPI0) Base Address
  1447. #define AT91C_BASE_PDC_US1   (AT91_CAST(AT91PS_PDC)  0xFFFC4100) // (PDC_US1) Base Address
  1448. #define AT91C_BASE_US1       (AT91_CAST(AT91PS_USART)  0xFFFC4000) // (US1) Base Address
  1449. #define AT91C_BASE_PDC_US0   (AT91_CAST(AT91PS_PDC)  0xFFFC0100) // (PDC_US0) Base Address
  1450. #define AT91C_BASE_US0       (AT91_CAST(AT91PS_USART)  0xFFFC0000) // (US0) Base Address
  1451. #define AT91C_BASE_PDC_SSC   (AT91_CAST(AT91PS_PDC)  0xFFFD4100) // (PDC_SSC) Base Address
  1452. #define AT91C_BASE_SSC       (AT91_CAST(AT91PS_SSC)  0xFFFD4000) // (SSC) Base Address
  1453. #define AT91C_BASE_TWI       (AT91_CAST(AT91PS_TWI)  0xFFFB8000) // (TWI) Base Address
  1454. #define AT91C_BASE_PWMC_CH3  (AT91_CAST(AT91PS_PWMC_CH)  0xFFFCC260) // (PWMC_CH3) Base Address
  1455. #define AT91C_BASE_PWMC_CH2  (AT91_CAST(AT91PS_PWMC_CH)  0xFFFCC240) // (PWMC_CH2) Base Address
  1456. #define AT91C_BASE_PWMC_CH1  (AT91_CAST(AT91PS_PWMC_CH)  0xFFFCC220) // (PWMC_CH1) Base Address
  1457. #define AT91C_BASE_PWMC_CH0  (AT91_CAST(AT91PS_PWMC_CH)  0xFFFCC200) // (PWMC_CH0) Base Address
  1458. #define AT91C_BASE_PWMC      (AT91_CAST(AT91PS_PWMC)  0xFFFCC000) // (PWMC) Base Address
  1459. #define AT91C_BASE_UDP       (AT91_CAST(AT91PS_UDP)  0xFFFB0000) // (UDP) Base Address
  1460. #define AT91C_BASE_TC0       (AT91_CAST(AT91PS_TC)  0xFFFA0000) // (TC0) Base Address
  1461. #define AT91C_BASE_TC1       (AT91_CAST(AT91PS_TC)  0xFFFA0040) // (TC1) Base Address
  1462. #define AT91C_BASE_TC2       (AT91_CAST(AT91PS_TC)  0xFFFA0080) // (TC2) Base Address
  1463. #define AT91C_BASE_TCB       (AT91_CAST(AT91PS_TCB)  0xFFFA0000) // (TCB) Base Address
  1464. #define AT91C_BASE_CAN_MB0   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD0200) // (CAN_MB0) Base Address
  1465. #define AT91C_BASE_CAN_MB1   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD0220) // (CAN_MB1) Base Address
  1466. #define AT91C_BASE_CAN_MB2   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD0240) // (CAN_MB2) Base Address
  1467. #define AT91C_BASE_CAN_MB3   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD0260) // (CAN_MB3) Base Address
  1468. #define AT91C_BASE_CAN_MB4   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD0280) // (CAN_MB4) Base Address
  1469. #define AT91C_BASE_CAN_MB5   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD02A0) // (CAN_MB5) Base Address
  1470. #define AT91C_BASE_CAN_MB6   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD02C0) // (CAN_MB6) Base Address
  1471. #define AT91C_BASE_CAN_MB7   (AT91_CAST(AT91PS_CAN_MB)  0xFFFD02E0) // (CAN_MB7) Base Address
  1472. #define AT91C_BASE_CAN       (AT91_CAST(AT91PS_CAN)  0xFFFD0000) // (CAN) Base Address
  1473. #define AT91C_BASE_EMAC      (AT91_CAST(AT91PS_EMAC)  0xFFFDC000) // (EMAC) Base Address
  1474. #define AT91C_BASE_PDC_ADC   (AT91_CAST(AT91PS_PDC)  0xFFFD8100) // (PDC_ADC) Base Address
  1475. #define AT91C_BASE_ADC       (AT91_CAST(AT91PS_ADC)  0xFFFD8000) // (ADC) Base Address
  1477. // *****************************************************************************
  1478. //               MEMORY MAPPING DEFINITIONS FOR AT91SAM7X512
  1479. // *****************************************************************************
  1480. // ISRAM
  1481. #define AT91C_ISRAM  (0x00200000) // Internal SRAM base address
  1482. #define AT91C_ISRAM_SIZE  (0x00020000) // Internal SRAM size in byte (128 Kbytes)
  1483. // IFLASH
  1484. #define AT91C_IFLASH  (0x00100000) // Internal FLASH base address
  1485. #define AT91C_IFLASH_SIZE  (0x00080000) // Internal FLASH size in byte (512 Kbytes)
  1486. #define AT91C_IFLASH_PAGE_SIZE  (256) // Internal FLASH Page Size: 256 bytes
  1487. #define AT91C_IFLASH_LOCK_REGION_SIZE  (16384) // Internal FLASH Lock Region Size: 16 Kbytes
  1488. #define AT91C_IFLASH_NB_OF_PAGES  (2048) // Internal FLASH Number of Pages: 2048 bytes
  1489. #define AT91C_IFLASH_NB_OF_LOCK_BITS  (32) // Internal FLASH Number of Lock Bits: 32 bytes
  1491. #endif