README
上传用户:qaz666999
上传日期:2022-08-06
资源大小:2570k
文件大小:5k
源码类别:

数学计算

开发平台:

Unix_Linux

  1. Copyright 1999, 2000, 2001, 2003, 2004, 2005 Free Software Foundation, Inc.
  2. This file is part of the GNU MP Library.
  3. The GNU MP Library is free software; you can redistribute it and/or modify
  4. it under the terms of the GNU Lesser General Public License as published by
  5. the Free Software Foundation; either version 3 of the License, or (at your
  6. option) any later version.
  7. The GNU MP Library is distributed in the hope that it will be useful, but
  8. WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  9. or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU Lesser General Public
  10. License for more details.
  11. You should have received a copy of the GNU Lesser General Public License
  12. along with the GNU MP Library.  If not, see http://www.gnu.org/licenses/.
  13.                     POWERPC-64 MPN SUBROUTINES
  14. This directory contains mpn functions for 64-bit PowerPC chips.
  15. CODE ORGANIZATION
  16. mpn/powerpc64          mode-neutral code
  17. mpn/powerpc64/mode32   code for mode32
  18. mpn/powerpc64/mode64   code for mode64
  19. The mode32 and mode64 sub-directories contain code which is for use in the
  20. respective chip mode, 32 or 64.  The top-level directory is code that's
  21. unaffected by the mode.
  22. The "adde" instruction is the main difference between mode32 and mode64.  It
  23. operates on either on a 32-bit or 64-bit quantity according to the chip mode.
  24. Other instructions have an operand size in their opcode and hence don't vary.
  25. POWER3/PPC630 pipeline information:
  26. Decoding is 4-way + branch and issue is 8-way with some out-of-order
  27. capability.
  28. Functional units:
  29. LS1  - ld/st unit 1
  30. LS2  - ld/st unit 2
  31. FXU1 - integer unit 1, handles any simple integer instruction
  32. FXU2 - integer unit 2, handles any simple integer instruction
  33. FXU3 - integer unit 3, handles integer multiply and divide
  34. FPU1 - floating-point unit 1
  35. FPU2 - floating-point unit 2
  36. Memory:   Any two memory operations can issue, but memory subsystem
  37.   can sustain just one store per cycle.  No need for data
  38.   prefetch; the hardware has very sophisticated prefetch logic.
  39. Simple integer:   2 operations (such as add, rl*)
  40. Integer multiply: 1 operation every 9th cycle worst case; exact timing depends
  41.   on 2nd operand's most significant bit position (10 bits per
  42.   cycle).  Multiply unit is not pipelined, only one multiply
  43.   operation in progress is allowed.
  44. Integer divide:   ?
  45. Floating-point:   Any plain 2 arithmetic instructions (such as fmul, fadd, and
  46.   fmadd), latency 4 cycles.
  47. Floating-point divide:
  48.   ?
  49. Floating-point square root:
  50.   ?
  51. POWER3/PPC630 best possible times for the main loops:
  52. shift:       1.5 cycles limited by integer unit contention.
  53.       With 63 special loops, one for each shift count, we could
  54.       reduce the needed integer instructions to 2, which would
  55.       reduce the best possible time to 1 cycle.
  56. add/sub:      1.5 cycles, limited by ld/st unit contention.
  57. mul:       18 cycles (average) unless floating-point operations are used,
  58.       but that would only help for multiplies of perhaps 10 and more
  59.       limbs.
  60. addmul/submul:Same situation as for mul.
  61. POWER4/PPC970 and POWER5 pipeline information:
  62. This is a very odd pipeline, it is basically a VLIW masquerading as a plain
  63. architecture.  Its issue rules are not made public, and since it is so weird,
  64. it is very hard to figure out any useful information from experimentation.
  65. An example:
  66.   A well-aligned loop with nop's take 3, 4, 6, 7, ... cycles.
  67.     3 cycles for  0,  1,  2,  3,  4,  5,  6,  7 nop's
  68.     4 cycles for  8,  9, 10, 11, 12, 13, 14, 15 nop's
  69.     6 cycles for 16, 17, 18, 19, 20, 21, 22, 23 nop's
  70.     7 cycles for 24, 25, 26, 27 nop's
  71.     8 cycles for 28, 29, 30, 31 nop's
  72.     ... continues regularly
  73. Functional units:
  74. LS1  - ld/st unit 1
  75. LS2  - ld/st unit 2
  76. FXU1 - integer unit 1, handles any integer instruction
  77. FXU2 - integer unit 2, handles any integer instruction
  78. FPU1 - floating-point unit 1
  79. FPU2 - floating-point unit 2
  80. While this is one integer unit less than POWER3/PPC630, the remaining units
  81. are more powerful; here they handle multiply and divide.
  82. Memory:   2 ld/st.  Stores go to the L2 cache, which can sustain just
  83.   one store per cycle.
  84.   L1 load latency: to gregs 3-4 cycles, to fregs 5-6 cycles.
  85.   Operations that modify the address register might be split
  86.   to use also a an integer issue slot.
  87. Simple integer:   2 operations every cycle, latency 2.
  88. Integer multiply: 2 operations every 6th cycle, latency 7 cycles.
  89. Integer divide:   ?
  90. Floating-point:   Any plain 2 arithmetic instructions (such as fmul, fadd, and
  91.   fmadd), latency 6 cycles.
  92. Floating-point divide:
  93.   ?
  94. Floating-point square root:
  95.   ?
  96. IDEAS
  97. *mul_1: Handling one limb using mulld/mulhdu and two limbs using floating-
  98. point operations should give performance of about 20 cycles for 3 limbs, or 7
  99. cycles/limb.
  100. We should probably split the single-limb operand in 32-bit chunks, and the
  101. multi-limb operand in 16-bit chunks, allowing us to accumulate well in fp
  102. registers.
  103. Problem is to get 32-bit or 16-bit words to the fp registers.  Only 64-bit fp
  104. memops copies bits without fiddling with them.  We might therefore need to
  105. load to integer registers with zero extension, store as 64 bits into temp
  106. space, and then load to fp regs.  Alternatively, load directly to fp space
  107. and add well-chosen constants to get cancelation.  (Other part after given by
  108. subsequent subtraction.)
  109. Possible code mix for load-via-intregs variant:
  110. lwz,std,lfd
  111. fmadd,fmadd,fmul,fmul
  112. fctidz,stfd,ld,fctidz,stfd,ld
  113. add,adde
  114. lwz,std,lfd
  115. fmadd,fmadd,fmul,fmul
  116. fctidz,stfd,ld,fctidz,stfd,ld
  117. add,adde
  118. srd,sld,add,adde,add,adde