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DS18B20.fit.rpt
资源名称：DS18B20.rar [点击查看]
上传用户：whms_168
上传日期：2022-08-09
资源大小：592k
文件大小：82k
源码类别：
VHDL/FPGA/Verilog
开发平台：
Others
- Fitter report for DS18B20
- Sat Mar 13 15:06:21 2010
- Quartus II Version 8.0 Build 215 05/29/2008 SJ Full Version
- ---------------------
- ; Table of Contents ;
- ---------------------
- 1. Legal Notice
- 2. Fitter Summary
- 3. Fitter Settings
- 4. Pin-Out File
- 5. Fitter Resource Usage Summary
- 6. Input Pins
- 7. Output Pins
- 8. Bidir Pins
- 9. I/O Bank Usage
- 10. All Package Pins
- 11. Output Pin Default Load For Reported TCO
- 12. Fitter Resource Utilization by Entity
- 13. Delay Chain Summary
- 14. Control Signals
- 15. Global & Other Fast Signals
- 16. Non-Global High Fan-Out Signals
- 17. Interconnect Usage Summary
- 18. LAB Logic Elements
- 19. LAB-wide Signals
- 20. LAB Signals Sourced
- 21. LAB Signals Sourced Out
- 22. LAB Distinct Inputs
- 23. Fitter Device Options
- 24. Advanced Data - General
- 25. Advanced Data - Placement Preparation
- 26. Advanced Data - Placement
- 27. Advanced Data - Routing
- 28. Fitter Messages
- 29. Fitter Suppressed Messages
- ----------------
- ; Legal Notice ;
- ----------------
- Copyright (C) 1991-2008 Altera Corporation
- Your use of Altera Corporation's design tools, logic functions
- and other software and tools, and its AMPP partner logic
- functions, and any output files from any of the foregoing
- (including device programming or simulation files), and any
- associated documentation or information are expressly subject
- to the terms and conditions of the Altera Program License
- Subscription Agreement, Altera MegaCore Function License
- Agreement, or other applicable license agreement, including,
- without limitation, that your use is for the sole purpose of
- programming logic devices manufactured by Altera and sold by
- Altera or its authorized distributors. Please refer to the
- applicable agreement for further details.
- +------------------------------------------------------------------+
- ; Fitter Summary ;
- +-----------------------+------------------------------------------+
- ; Fitter Status ; Successful - Sat Mar 13 15:06:21 2010 ;
- ; Quartus II Version ; 8.0 Build 215 05/29/2008 SJ Full Version ;
- ; Revision Name ; DS18B20 ;
- ; Top-level Entity Name ; DS18B20 ;
- ; Family ; MAX II ;
- ; Device ; EPM570T100C5 ;
- ; Timing Models ; Final ;
- ; Total logic elements ; 287 / 570 ( 50 % ) ;
- ; Total pins ; 24 / 76 ( 32 % ) ;
- ; Total virtual pins ; 0 ;
- ; UFM blocks ; 0 / 1 ( 0 % ) ;
- +-----------------------+------------------------------------------+
- +--------------------------------------------------------------------------------------------------------------------------------------+
- ; Fitter Settings ;
- +--------------------------------------------------------------------+--------------------------------+--------------------------------+
- ; Option ; Setting ; Default Value ;
- +--------------------------------------------------------------------+--------------------------------+--------------------------------+
- ; Device ; EPM570T100C5 ; ;
- ; Fit Attempts to Skip ; 0 ; 0.0 ;
- ; Use smart compilation ; Off ; Off ;
- ; Maximum processors allowed for parallel compilation ; 1 ; 1 ;
- ; Use TimeQuest Timing Analyzer ; Off ; Off ;
- ; Router Timing Optimization Level ; Normal ; Normal ;
- ; Placement Effort Multiplier ; 1.0 ; 1.0 ;
- ; Router Effort Multiplier ; 1.0 ; 1.0 ;
- ; Always Enable Input Buffers ; Off ; Off ;
- ; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
- ; Optimize Fast-Corner Timing ; Off ; Off ;
- ; Guarantee I/O Paths Have Zero Hold Time at Fast Corner ; On ; On ;
- ; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
- ; Optimize Timing ; Normal compilation ; Normal compilation ;
- ; Optimize IOC Register Placement for Timing ; On ; On ;
- ; Limit to One Fitting Attempt ; Off ; Off ;
- ; Final Placement Optimizations ; Automatically ; Automatically ;
- ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
- ; Fitter Initial Placement Seed ; 1 ; 1 ;
- ; Slow Slew Rate ; Off ; Off ;
- ; PCI I/O ; Off ; Off ;
- ; Weak Pull-Up Resistor ; Off ; Off ;
- ; Enable Bus-Hold Circuitry ; Off ; Off ;
- ; Auto Delay Chains ; On ; On ;
- ; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
- ; Perform Register Duplication for Performance ; Off ; Off ;
- ; Perform Register Retiming for Performance ; Off ; Off ;
- ; Perform Asynchronous Signal Pipelining ; Off ; Off ;
- ; Fitter Effort ; Auto Fit ; Auto Fit ;
- ; Physical Synthesis Effort Level ; Normal ; Normal ;
- ; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
- ; Auto Register Duplication ; Auto ; Auto ;
- ; Auto Global Clock ; On ; On ;
- ; Auto Global Register Control Signals ; On ; On ;
- ; Stop After Congestion Map Generation ; Off ; Off ;
- ; Save Intermediate Fitting Results ; Off ; Off ;
- +--------------------------------------------------------------------+--------------------------------+--------------------------------+
- +--------------+
- ; Pin-Out File ;
- +--------------+
- The pin-out file can be found in D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.pin.
- +------------------------------------------------------------------+
- ; Fitter Resource Usage Summary ;
- +---------------------------------------------+--------------------+
- ; Resource ; Usage ;
- +---------------------------------------------+--------------------+
- ; Total logic elements ; 287 / 570 ( 50 % ) ;
- ; -- Combinational with no register ; 227 ;
- ; -- Register only ; 0 ;
- ; -- Combinational with a register ; 60 ;
- ; ; ;
- ; Logic element usage by number of LUT inputs ; ;
- ; -- 4 input functions ; 75 ;
- ; -- 3 input functions ; 49 ;
- ; -- 2 input functions ; 123 ;
- ; -- 1 input functions ; 40 ;
- ; -- 0 input functions ; 0 ;
- ; ; ;
- ; Logic elements by mode ; ;
- ; -- normal mode ; 208 ;
- ; -- arithmetic mode ; 79 ;
- ; -- qfbk mode ; 6 ;
- ; -- register cascade mode ; 0 ;
- ; -- synchronous clear/load mode ; 11 ;
- ; -- asynchronous clear/load mode ; 30 ;
- ; ; ;
- ; Total registers ; 60 / 570 ( 11 % ) ;
- ; Total LABs ; 35 / 57 ( 61 % ) ;
- ; Logic elements in carry chains ; 102 ;
- ; User inserted logic elements ; 0 ;
- ; Virtual pins ; 0 ;
- ; I/O pins ; 24 / 76 ( 32 % ) ;
- ; -- Clock pins ; 1 ;
- ; Global signals ; 4 ;
- ; UFM blocks ; 0 / 1 ( 0 % ) ;
- ; Global clocks ; 4 / 4 ( 100 % ) ;
- ; JTAGs ; 0 / 1 ( 0 % ) ;
- ; Average interconnect usage (total/H/V) ; 16% / 20% / 12% ;
- ; Peak interconnect usage (total/H/V) ; 16% / 20% / 12% ;
- ; Maximum fan-out node ; RESET ;
- ; Maximum fan-out ; 31 ;
- ; Highest non-global fan-out signal ; RESET ;
- ; Highest non-global fan-out ; 31 ;
- ; Total fan-out ; 863 ;
- ; Average fan-out ; 2.77 ;
- +---------------------------------------------+--------------------+
- +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Input Pins ;
- +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
- ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ;
- +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
- ; GCLKP1 ; 14 ; 1 ; 0 ; 5 ; 1 ; 5 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; User ;
- ; GCLKP2 ; 30 ; 1 ; 4 ; 3 ; 1 ; 0 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
- ; RESET ; 28 ; 1 ; 4 ; 3 ; 3 ; 31 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ;
- +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
- +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Output Pins ;
- +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
- ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ;
- +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
- ; LEDOUT[0] ; 89 ; 2 ; 7 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; LEDOUT[1] ; 87 ; 2 ; 7 ; 8 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; LEDOUT[2] ; 86 ; 2 ; 8 ; 8 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; LEDOUT[3] ; 85 ; 2 ; 8 ; 8 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; LEDOUT[4] ; 84 ; 2 ; 8 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; LEDOUT[5] ; 83 ; 2 ; 8 ; 8 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; LEDOUT[6] ; 82 ; 2 ; 9 ; 8 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; LEDOUT[7] ; 81 ; 2 ; 10 ; 8 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[0] ; 91 ; 2 ; 6 ; 8 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[1] ; 92 ; 2 ; 6 ; 8 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[2] ; 95 ; 2 ; 5 ; 8 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[3] ; 96 ; 2 ; 5 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[4] ; 97 ; 2 ; 5 ; 8 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[5] ; 98 ; 2 ; 4 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[6] ; 99 ; 2 ; 4 ; 8 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; Light[7] ; 100 ; 2 ; 3 ; 8 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- ; SELECT[0] ; 78 ; 2 ; 12 ; 8 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ;
- ; SELECT[1] ; 77 ; 2 ; 12 ; 8 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ;
- ; SELECT[2] ; 76 ; 2 ; 12 ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ;
- ; SELECT[3] ; 75 ; 2 ; 13 ; 7 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ;
- +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
- +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Bidir Pins ;
- +------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
- ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ;
- +------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
- ; DT ; 33 ; 1 ; 6 ; 3 ; 3 ; 6 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ;
- +------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
- +------------------------------------------------------------+
- ; I/O Bank Usage ;
- +----------+------------------+---------------+--------------+
- ; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
- +----------+------------------+---------------+--------------+
- ; 1 ; 4 / 36 ( 11 % ) ; 3.3V ; -- ;
- ; 2 ; 20 / 40 ( 50 % ) ; 3.3V ; -- ;
- +----------+------------------+---------------+--------------+
- +----------------------------------------------------------------------------------------------------------------------------------------------+
- ; All Package Pins ;
- +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+
- ; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
- +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+
- ; 1 ; 161 ; 2 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 2 ; 2 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 3 ; 4 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 4 ; 6 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 5 ; 8 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 6 ; 9 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 7 ; 10 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 8 ; 11 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 11 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 12 ; 20 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 13 ; ; ; VCCINT ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 14 ; 21 ; 1 ; GCLKP1 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
- ; 15 ; 22 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 16 ; 23 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 17 ; 24 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 18 ; 25 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 19 ; 32 ; 1 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 20 ; 34 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 21 ; 36 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 22 ; 38 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
- ; 23 ; 39 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
- ; 24 ; 40 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
- ; 25 ; 41 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
- ; 26 ; 47 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 27 ; 48 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 28 ; 50 ; 1 ; RESET ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 29 ; 51 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 30 ; 52 ; 1 ; GCLKP2 ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 31 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 32 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 33 ; 58 ; 1 ; DT ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 34 ; 59 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 35 ; 60 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 36 ; 61 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 37 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 38 ; 62 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 39 ; ; ; VCCINT ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 40 ; 63 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 41 ; 64 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 42 ; 65 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 43 ; 66 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 44 ; 67 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 45 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 46 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 47 ; 71 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 48 ; 72 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 49 ; 73 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 50 ; 75 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 51 ; 79 ; 1 ; RESERVED_INPUT ; ; ; ; Column I/O ; ; no ; Off ;
- ; 52 ; 83 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 53 ; 84 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 54 ; 86 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 55 ; 89 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 56 ; 91 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 57 ; 92 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 58 ; 93 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 59 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 60 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 61 ; 98 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 62 ; 101 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 63 ; ; ; VCCINT ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 64 ; 102 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 65 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 66 ; 103 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 67 ; 104 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 68 ; 105 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 69 ; 111 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 70 ; 112 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 71 ; 115 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 72 ; 116 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 73 ; 118 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 74 ; 120 ; 2 ; RESERVED_INPUT ; ; ; ; Row I/O ; ; no ; Off ;
- ; 75 ; 122 ; 2 ; SELECT[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
- ; 76 ; 125 ; 2 ; SELECT[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 77 ; 126 ; 2 ; SELECT[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 78 ; 127 ; 2 ; SELECT[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 79 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 80 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 81 ; 135 ; 2 ; LEDOUT[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 82 ; 136 ; 2 ; LEDOUT[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 83 ; 139 ; 2 ; LEDOUT[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 84 ; 140 ; 2 ; LEDOUT[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 85 ; 141 ; 2 ; LEDOUT[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 86 ; 142 ; 2 ; LEDOUT[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 87 ; 143 ; 2 ; LEDOUT[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 88 ; ; ; VCCINT ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 89 ; 144 ; 2 ; LEDOUT[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 90 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 91 ; 149 ; 2 ; Light[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 92 ; 150 ; 2 ; Light[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 93 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
- ; 94 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
- ; 95 ; 151 ; 2 ; Light[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 96 ; 152 ; 2 ; Light[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 97 ; 153 ; 2 ; Light[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 98 ; 155 ; 2 ; Light[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 99 ; 156 ; 2 ; Light[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- ; 100 ; 158 ; 2 ; Light[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
- +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+
- Note: Pin directions (input, output or bidir) are based on device operating in user mode.
- +-------------------------------------------------------------+
- ; Output Pin Default Load For Reported TCO ;
- +----------------------------+-------+------------------------+
- ; I/O Standard ; Load ; Termination Resistance ;
- +----------------------------+-------+------------------------+
- ; 3.3-V LVTTL ; 10 pF ; Not Available ;
- ; 3.3-V LVCMOS ; 10 pF ; Not Available ;
- ; 2.5 V ; 10 pF ; Not Available ;
- ; 1.8 V ; 10 pF ; Not Available ;
- ; 1.5 V ; 10 pF ; Not Available ;
- ; 3.3V Schmitt Trigger Input ; 10 pF ; Not Available ;
- ; 2.5V Schmitt Trigger Input ; 10 pF ; Not Available ;
- +----------------------------+-------+------------------------+
- Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Fitter Resource Utilization by Entity ;
- +-------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
- ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
- +-------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
- ; |DS18B20 ; 287 (0) ; 60 ; 0 ; 24 ; 0 ; 227 (0) ; 0 (0) ; 60 (0) ; 102 (0) ; 6 (0) ; |DS18B20 ; work ;
- ; |DS18B20VHDL:inst4| ; 214 (85) ; 30 ; 0 ; 0 ; 0 ; 184 (55) ; 0 (0) ; 30 (30) ; 82 (15) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4 ; work ;
- ; |lpm_divide:Div0| ; 53 (0) ; 0 ; 0 ; 0 ; 0 ; 53 (0) ; 0 (0) ; 0 (0) ; 27 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0 ; work ;
- ; |lpm_divide_qvl:auto_generated| ; 53 (0) ; 0 ; 0 ; 0 ; 0 ; 53 (0) ; 0 (0) ; 0 (0) ; 27 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated ; work ;
- ; |sign_div_unsign_bkh:divider| ; 53 (0) ; 0 ; 0 ; 0 ; 0 ; 53 (0) ; 0 (0) ; 0 (0) ; 27 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider ; work ;
- ; |alt_u_div_hie:divider| ; 53 (26) ; 0 ; 0 ; 0 ; 0 ; 53 (26) ; 0 (0) ; 0 (0) ; 27 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider ; work ;
- ; |add_sub_h7c:add_sub_3| ; 6 (6) ; 0 ; 0 ; 0 ; 0 ; 6 (6) ; 0 (0) ; 0 (0) ; 6 (6) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_h7c:add_sub_3 ; work ;
- ; |add_sub_i7c:add_sub_4| ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 7 (7) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_i7c:add_sub_4 ; work ;
- ; |add_sub_i7c:add_sub_5| ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 7 (7) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_i7c:add_sub_5 ; work ;
- ; |add_sub_i7c:add_sub_6| ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 7 (7) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_i7c:add_sub_6 ; work ;
- ; |lpm_divide:Mod0| ; 76 (0) ; 0 ; 0 ; 0 ; 0 ; 76 (0) ; 0 (0) ; 0 (0) ; 40 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0 ; work ;
- ; |lpm_divide_1ol:auto_generated| ; 76 (0) ; 0 ; 0 ; 0 ; 0 ; 76 (0) ; 0 (0) ; 0 (0) ; 40 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated ; work ;
- ; |sign_div_unsign_fkh:divider| ; 76 (0) ; 0 ; 0 ; 0 ; 0 ; 76 (0) ; 0 (0) ; 0 (0) ; 40 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider ; work ;
- ; |alt_u_div_pie:divider| ; 76 (36) ; 0 ; 0 ; 0 ; 0 ; 76 (36) ; 0 (0) ; 0 (0) ; 40 (0) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider ; work ;
- ; |add_sub_h7c:add_sub_3| ; 6 (6) ; 0 ; 0 ; 0 ; 0 ; 6 (6) ; 0 (0) ; 0 (0) ; 6 (6) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_h7c:add_sub_3 ; work ;
- ; |add_sub_i7c:add_sub_4| ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 7 (7) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_i7c:add_sub_4 ; work ;
- ; |add_sub_j7c:add_sub_5| ; 8 (8) ; 0 ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 0 (0) ; 8 (8) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_j7c:add_sub_5 ; work ;
- ; |add_sub_k7c:add_sub_6| ; 9 (9) ; 0 ; 0 ; 0 ; 0 ; 9 (9) ; 0 (0) ; 0 (0) ; 9 (9) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_k7c:add_sub_6 ; work ;
- ; |add_sub_l7c:add_sub_7| ; 10 (10) ; 0 ; 0 ; 0 ; 0 ; 10 (10) ; 0 (0) ; 0 (0) ; 10 (10) ; 0 (0) ; |DS18B20|DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_l7c:add_sub_7 ; work ;
- ; |Frequency:inst| ; 53 (53) ; 28 ; 0 ; 0 ; 0 ; 25 (25) ; 0 (0) ; 28 (28) ; 20 (20) ; 2 (2) ; |DS18B20|Frequency:inst ; work ;
- ; |LED4:inst2| ; 20 (20) ; 2 ; 0 ; 0 ; 0 ; 18 (18) ; 0 (0) ; 2 (2) ; 0 (0) ; 4 (4) ; |DS18B20|LED4:inst2 ; work ;
- +-------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
- Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
- +--------------------------------------+
- ; Delay Chain Summary ;
- +-----------+----------+---------------+
- ; Name ; Pin Type ; Pad to Core 0 ;
- +-----------+----------+---------------+
- ; GCLKP2 ; Input ; 0 ;
- ; RESET ; Input ; 0 ;
- ; GCLKP1 ; Input ; 0 ;
- ; LEDOUT[7] ; Output ; -- ;
- ; LEDOUT[6] ; Output ; -- ;
- ; LEDOUT[5] ; Output ; -- ;
- ; LEDOUT[4] ; Output ; -- ;
- ; LEDOUT[3] ; Output ; -- ;
- ; LEDOUT[2] ; Output ; -- ;
- ; LEDOUT[1] ; Output ; -- ;
- ; LEDOUT[0] ; Output ; -- ;
- ; Light[7] ; Output ; -- ;
- ; Light[6] ; Output ; -- ;
- ; Light[5] ; Output ; -- ;
- ; Light[4] ; Output ; -- ;
- ; Light[3] ; Output ; -- ;
- ; Light[2] ; Output ; -- ;
- ; Light[1] ; Output ; -- ;
- ; Light[0] ; Output ; -- ;
- ; SELECT[3] ; Output ; -- ;
- ; SELECT[2] ; Output ; -- ;
- ; SELECT[1] ; Output ; -- ;
- ; SELECT[0] ; Output ; -- ;
- ; DT ; Bidir ; 1 ;
- +-----------+----------+---------------+
- +-----------------------------------------------------------------------------------------------------------------------------------------+
- ; Control Signals ;
- +--------------------------------+--------------+---------+----------------------------+--------+----------------------+------------------+
- ; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
- +--------------------------------+--------------+---------+----------------------------+--------+----------------------+------------------+
- ; DS18B20VHDL:inst4|CLKCNT[5] ; LC_X9_Y4_N4 ; 11 ; Clock ; yes ; Global Clock ; GCLK2 ;
- ; DS18B20VHDL:inst4|Count[3]~376 ; LC_X7_Y5_N7 ; 5 ; Sync. clear ; no ; -- ; -- ;
- ; DS18B20VHDL:inst4|EOCtemp ; LC_X6_Y7_N5 ; 9 ; Clock ; no ; -- ; -- ;
- ; DS18B20VHDL:inst4|LessThan2 ; LC_X8_Y4_N6 ; 8 ; Clock ; no ; -- ; -- ;
- ; Frequency:inst|ClockScan ; LC_X10_Y4_N0 ; 2 ; Clock ; no ; -- ; -- ;
- ; Frequency:inst|Period1mS ; LC_X10_Y6_N6 ; 12 ; Clock ; yes ; Global Clock ; GCLK3 ;
- ; Frequency:inst|Period1uS ; LC_X10_Y3_N9 ; 17 ; Clock ; yes ; Global Clock ; GCLK0 ;
- ; GCLKP1 ; PIN_14 ; 5 ; Clock ; yes ; Global Clock ; GCLK1 ;
- ; RESET ; PIN_28 ; 31 ; Async. clear, Latch enable ; no ; -- ; -- ;
- +--------------------------------+--------------+---------+----------------------------+--------+----------------------+------------------+
- +------------------------------------------------------------------------------------------------+
- ; Global & Other Fast Signals ;
- +-----------------------------+--------------+---------+----------------------+------------------+
- ; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
- +-----------------------------+--------------+---------+----------------------+------------------+
- ; DS18B20VHDL:inst4|CLKCNT[5] ; LC_X9_Y4_N4 ; 11 ; Global Clock ; GCLK2 ;
- ; Frequency:inst|Period1mS ; LC_X10_Y6_N6 ; 12 ; Global Clock ; GCLK3 ;
- ; Frequency:inst|Period1uS ; LC_X10_Y3_N9 ; 17 ; Global Clock ; GCLK0 ;
- ; GCLKP1 ; PIN_14 ; 5 ; Global Clock ; GCLK1 ;
- +-----------------------------+--------------+---------+----------------------+------------------+
- +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Non-Global High Fan-Out Signals ;
- +-------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
- ; Name ; Fan-Out ;
- +-------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
- ; RESET ; 31 ;
- ; LED4:inst2|Refresh[1] ; 16 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_j7c:add_sub_5|add_sub_cella[2]~53 ; 15 ;
- ; DS18B20VHDL:inst4|Count[3] ; 14 ;
- ; DS18B20VHDL:inst4|Equal0~45 ; 14 ;
- ; LED4:inst2|Refresh[0] ; 14 ;
- ; DS18B20VHDL:inst4|Count[2] ; 13 ;
- ; DS18B20VHDL:inst4|Count[0] ; 13 ;
- ; DS18B20VHDL:inst4|Count[1] ; 13 ;
- ; DS18B20VHDL:inst4|state[0] ; 13 ;
- ; DS18B20VHDL:inst4|state[1] ; 13 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_k7c:add_sub_6|add_sub_cella[2]~63 ; 13 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_i7c:add_sub_4|add_sub_cella[2]~43 ; 12 ;
- ; DS18B20VHDL:inst4|state[2] ; 12 ;
- ; Frequency:inst|LessThan2~144 ; 11 ;
- ; Frequency:inst|LessThan1~144 ; 10 ;
- ; DS18B20VHDL:inst4|EOCtemp ; 9 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_h7c:add_sub_3|add_sub_cella[2]~31 ; 9 ;
- ; DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_i7c:add_sub_4|add_sub_cella[2]~43 ; 9 ;
- ; DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_i7c:add_sub_5|add_sub_cella[2]~43 ; 9 ;
- ; DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_i7c:add_sub_6|add_sub_cella[2]~43 ; 9 ;
- ; DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_h7c:add_sub_3|add_sub_cella[1] ; 8 ;
- ; DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_h7c:add_sub_3|add_sub_cella[2]~29 ; 8 ;
- ; DS18B20VHDL:inst4|LessThan2 ; 8 ;
- ; DS18B20VHDL:inst4|lpm_divide:Div0|lpm_divide_qvl:auto_generated|sign_div_unsign_bkh:divider|alt_u_div_hie:divider|add_sub_i7c:add_sub_4|add_sub_cella[1] ; 8 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_j7c:add_sub_5|add_sub_cella[1] ; 8 ;
- ; DS18B20VHDL:inst4|DATA[10] ; 7 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_k7c:add_sub_6|add_sub_cella[1] ; 7 ;
- ; LED4:inst2|LED[3]~167 ; 7 ;
- ; LED4:inst2|LED[2]~166 ; 7 ;
- ; LED4:inst2|LED[1]~165 ; 7 ;
- ; LED4:inst2|LED[0]~164 ; 7 ;
- ; DT~0 ; 6 ;
- ; DS18B20VHDL:inst4|DATA[11] ; 6 ;
- ; DS18B20VHDL:inst4|Mux10~883 ; 6 ;
- ; DS18B20VHDL:inst4|Count[3]~376 ; 5 ;
- ; Frequency:inst|Add1~651 ; 5 ;
- ; Frequency:inst|Add2~656 ; 5 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_l7c:add_sub_7|add_sub_cella[1] ; 5 ;
- ; Frequency:inst|Count[0] ; 4 ;
- ; Frequency:inst|Count[1] ; 4 ;
- ; Frequency:inst|Count[3] ; 4 ;
- ; DS18B20VHDL:inst4|LessThan3~122 ; 4 ;
- ; DS18B20VHDL:inst4|LessThan4~55 ; 4 ;
- ; DS18B20VHDL:inst4|Count[4] ; 4 ;
- ; DS18B20VHDL:inst4|CLKCNT[2] ; 4 ;
- ; DS18B20VHDL:inst4|CLKCNT[3] ; 4 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_j7c:add_sub_5|add_sub_cella[2]~60 ; 3 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_k7c:add_sub_6|add_sub_cella[2]~74 ; 3 ;
- ; DS18B20VHDL:inst4|lpm_divide:Mod0|lpm_divide_1ol:auto_generated|sign_div_unsign_fkh:divider|alt_u_div_pie:divider|add_sub_l7c:add_sub_7|add_sub_cella[2]~86 ; 3 ;
- +-------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
- +---------------------------------------------------+
- ; Interconnect Usage Summary ;
- +----------------------------+----------------------+
- ; Interconnect Resource Type ; Usage ;
- +----------------------------+----------------------+
- ; C4s ; 167 / 1,624 ( 10 % ) ;
- ; Direct links ; 53 / 1,930 ( 3 % ) ;
- ; Global clocks ; 4 / 4 ( 100 % ) ;
- ; LAB clocks ; 9 / 56 ( 16 % ) ;
- ; LUT chains ; 19 / 513 ( 4 % ) ;
- ; Local interconnects ; 331 / 1,930 ( 17 % ) ;
- ; R4s ; 234 / 1,472 ( 16 % ) ;
- +----------------------------+----------------------+
- +---------------------------------------------------------------------------+
- ; LAB Logic Elements ;
- +--------------------------------------------+------------------------------+
- ; Number of Logic Elements (Average = 8.20) ; Number of LABs (Total = 35) ;
- +--------------------------------------------+------------------------------+
- ; 1 ; 0 ;
- ; 2 ; 2 ;
- ; 3 ; 3 ;
- ; 4 ; 3 ;
- ; 5 ; 0 ;
- ; 6 ; 2 ;
- ; 7 ; 0 ;
- ; 8 ; 0 ;
- ; 9 ; 0 ;
- ; 10 ; 25 ;
- +--------------------------------------------+------------------------------+
- +-------------------------------------------------------------------+
- ; LAB-wide Signals ;
- +------------------------------------+------------------------------+
- ; LAB-wide Signals (Average = 0.74) ; Number of LABs (Total = 35) ;
- +------------------------------------+------------------------------+
- ; 1 Async. clear ; 11 ;
- ; 1 Clock ; 13 ;
- ; 1 Sync. clear ; 1 ;
- ; 2 Clocks ; 1 ;
- +------------------------------------+------------------------------+
- +----------------------------------------------------------------------------+
- ; LAB Signals Sourced ;
- +---------------------------------------------+------------------------------+
- ; Number of Signals Sourced (Average = 7.86) ; Number of LABs (Total = 35) ;
- +---------------------------------------------+------------------------------+
- ; 0 ; 0 ;
- ; 1 ; 0 ;
- ; 2 ; 2 ;
- ; 3 ; 3 ;
- ; 4 ; 3 ;
- ; 5 ; 1 ;
- ; 6 ; 3 ;
- ; 7 ; 0 ;
- ; 8 ; 3 ;
- ; 9 ; 5 ;
- ; 10 ; 12 ;
- ; 11 ; 0 ;
- ; 12 ; 2 ;
- ; 13 ; 0 ;
- ; 14 ; 1 ;
- +---------------------------------------------+------------------------------+
- +--------------------------------------------------------------------------------+
- ; LAB Signals Sourced Out ;
- +-------------------------------------------------+------------------------------+
- ; Number of Signals Sourced Out (Average = 5.71) ; Number of LABs (Total = 35) ;
- +-------------------------------------------------+------------------------------+
- ; 0 ; 0 ;
- ; 1 ; 1 ;
- ; 2 ; 2 ;
- ; 3 ; 8 ;
- ; 4 ; 5 ;
- ; 5 ; 1 ;
- ; 6 ; 5 ;
- ; 7 ; 2 ;
- ; 8 ; 3 ;
- ; 9 ; 4 ;
- ; 10 ; 3 ;
- ; 11 ; 0 ;
- ; 12 ; 1 ;
- +-------------------------------------------------+------------------------------+
- +----------------------------------------------------------------------------+
- ; LAB Distinct Inputs ;
- +---------------------------------------------+------------------------------+
- ; Number of Distinct Inputs (Average = 8.54) ; Number of LABs (Total = 35) ;
- +---------------------------------------------+------------------------------+
- ; 0 ; 0 ;
- ; 1 ; 1 ;
- ; 2 ; 1 ;
- ; 3 ; 2 ;
- ; 4 ; 3 ;
- ; 5 ; 3 ;
- ; 6 ; 2 ;
- ; 7 ; 1 ;
- ; 8 ; 5 ;
- ; 9 ; 1 ;
- ; 10 ; 5 ;
- ; 11 ; 5 ;
- ; 12 ; 1 ;
- ; 13 ; 1 ;
- ; 14 ; 2 ;
- ; 15 ; 0 ;
- ; 16 ; 0 ;
- ; 17 ; 1 ;
- ; 18 ; 0 ;
- ; 19 ; 0 ;
- ; 20 ; 1 ;
- +---------------------------------------------+------------------------------+
- +--------------------------------------------------------------------+
- ; Fitter Device Options ;
- +----------------------------------------------+---------------------+
- ; Option ; Setting ;
- +----------------------------------------------+---------------------+
- ; Enable user-supplied start-up clock (CLKUSR) ; Off ;
- ; Enable device-wide reset (DEV_CLRn) ; Off ;
- ; Enable device-wide output enable (DEV_OE) ; Off ;
- ; Enable INIT_DONE output ; Off ;
- ; Configuration scheme ; Passive Serial ;
- ; Reserve all unused pins ; As input tri-stated ;
- ; Base pin-out file on sameframe device ; Off ;
- +----------------------------------------------+---------------------+
- +----------------------------+
- ; Advanced Data - General ;
- +--------------------+-------+
- ; Name ; Value ;
- +--------------------+-------+
- ; Status Code ; 0 ;
- ; Desired User Slack ; 0 ;
- ; Fit Attempts ; 1 ;
- +--------------------+-------+
- +---------------------------------------------------------------------------------------------------+
- ; Advanced Data - Placement Preparation ;
- +--------------------------------------------------------------------------------+------------------+
- ; Name ; Value ;
- +--------------------------------------------------------------------------------+------------------+
- ; Auto Fit Point 1 - Fit Attempt 1 ; ff ;
- ; Mid Wire Use - Fit Attempt 1 ; 28 ;
- ; Mid Slack - Fit Attempt 1 ; -22701 ;
- ; Internal Atom Count - Fit Attempt 1 ; 287 ;
- ; LE/ALM Count - Fit Attempt 1 ; 287 ;
- ; LAB Count - Fit Attempt 1 ; 35 ;
- ; Outputs per Lab - Fit Attempt 1 ; 5.714 ;
- ; Inputs per LAB - Fit Attempt 1 ; 8.343 ;
- ; Global Inputs per LAB - Fit Attempt 1 ; 0.257 ;
- ; LAB Constraint 'non-global clock / CE pair + async load' - Fit Attempt 1 ; 0:27;1:7;2:1 ;
- ; LAB Constraint 'ce + sync load' - Fit Attempt 1 ; 0:35 ;
- ; LAB Constraint 'non-global controls' - Fit Attempt 1 ; 0:24;1:2;2:8;3:1 ;
- ; LAB Constraint 'un-route combination' - Fit Attempt 1 ; 0:24;1:10;2:1 ;
- ; LAB Constraint 'non-global with asyn_clear' - Fit Attempt 1 ; 0:24;1:2;2:8;3:1 ;
- ; LAB Constraint 'un-route with async_clear' - Fit Attempt 1 ; 0:24;1:10;2:1 ;
- ; LAB Constraint 'non-global async clear + sync clear' - Fit Attempt 1 ; 0:24;1:10;2:1 ;
- ; LAB Constraint 'global non-clock/non-asynch_clear' - Fit Attempt 1 ; 0:35 ;
- ; LAB Constraint 'ygr_cl_ngclk_gclkce_sload_aload_constraint' - Fit Attempt 1 ; 0:27;1:8 ;
- ; LAB Constraint 'global control signals' - Fit Attempt 1 ; 0:27;1:7;2:1 ;
- ; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1 ; 0:19;1:14;2:2 ;
- ; LAB Constraint 'aload_aclr pair with aload used' - Fit Attempt 1 ; 0:35 ;
- ; LAB Constraint 'aload_aclr pair' - Fit Attempt 1 ; 0:19;1:15;2:1 ;
- ; LAB Constraint 'sload_sclear pair' - Fit Attempt 1 ; 0:31;1:4 ;
- ; LAB Constraint 'invert_a constraint' - Fit Attempt 1 ; 0:8;1:27 ;
- ; LAB Constraint 'has placement constraint' - Fit Attempt 1 ; 0:35 ;
- ; LAB Constraint 'use of ADATA or SDATA by registers constraint' - Fit Attempt 1 ; 0:35 ;
- ; LEs in Chains - Fit Attempt 1 ; 102 ;
- ; LEs in Long Chains - Fit Attempt 1 ; 0 ;
- ; LABs with Chains - Fit Attempt 1 ; 18 ;
- ; LABs with Multiple Chains - Fit Attempt 1 ; 5 ;
- ; Time - Fit Attempt 1 ; 0 ;
- ; Time in tsm_tan.dll - Fit Attempt 1 ; 0.020 ;
- +--------------------------------------------------------------------------------+------------------+
- +----------------------------------------------+
- ; Advanced Data - Placement ;
- +-------------------------------------+--------+
- ; Name ; Value ;
- +-------------------------------------+--------+
- ; Auto Fit Point 2 - Fit Attempt 1 ; ff ;
- ; Early Wire Use - Fit Attempt 1 ; 8 ;
- ; Early Slack - Fit Attempt 1 ; -26859 ;
- ; Auto Fit Point 4 - Fit Attempt 1 ; ff ;
- ; Auto Fit Point 5 - Fit Attempt 1 ; ff ;
- ; Auto Fit Point 4 - Fit Attempt 1 ; ff ;
- ; Mid Wire Use - Fit Attempt 1 ; 16 ;
- ; Mid Slack - Fit Attempt 1 ; -25736 ;
- ; Auto Fit Point 5 - Fit Attempt 1 ; ff ;
- ; Late Wire Use - Fit Attempt 1 ; 18 ;
- ; Late Slack - Fit Attempt 1 ; -25736 ;
- ; Peak Regional Wire - Fit Attempt 1 ; 0.000 ;
- ; Auto Fit Point 6 - Fit Attempt 1 ; ff ;
- ; Time - Fit Attempt 1 ; 0 ;
- ; Time in tsm_tan.dll - Fit Attempt 1 ; 0.050 ;
- +-------------------------------------+--------+
- +----------------------------------------------+
- ; Advanced Data - Routing ;
- +-------------------------------------+--------+
- ; Name ; Value ;
- +-------------------------------------+--------+
- ; Early Slack - Fit Attempt 1 ; -24000 ;
- ; Early Wire Use - Fit Attempt 1 ; 16 ;
- ; Peak Regional Wire - Fit Attempt 1 ; 15 ;
- ; Mid Slack - Fit Attempt 1 ; -25755 ;
- ; Late Slack - Fit Attempt 1 ; -25755 ;
- ; Late Wire Use - Fit Attempt 1 ; 17 ;
- ; Time - Fit Attempt 1 ; 1 ;
- ; Time in tsm_tan.dll - Fit Attempt 1 ; 0.130 ;
- +-------------------------------------+--------+
- +-----------------+
- ; Fitter Messages ;
- +-----------------+
- Info: *******************************************************************
- Info: Running Quartus II Fitter
- Info: Version 8.0 Build 215 05/29/2008 SJ Full Version
- Info: Processing started: Sat Mar 13 15:06:18 2010
- Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DS18B20 -c DS18B20
- Info: Selected device EPM570T100C5 for design "DS18B20"
- Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
- Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
- Info: Device EPM240T100C5 is compatible
- Info: Device EPM240T100I5 is compatible
- Info: Device EPM240T100A5 is compatible
- Info: Device EPM570T100I5 is compatible
- Info: Device EPM570T100A5 is compatible
- Info: Completed User Assigned Global Signals Promotion Operation
- Info: Automatically promoted signal "GCLKP1" to use Global clock in PIN 14
- Info: Automatically promoted signal "Frequency:inst|Period1uS" to use Global clock
- Info: Automatically promoted signal "Frequency:inst|Period1mS" to use Global clock
- Info: Automatically promoted some destinations of signal "DS18B20VHDL:inst4|CLKCNT[5]" to use Global clock
- Info: Destination "DS18B20VHDL:inst4|CLKCNT[5]" may be non-global or may not use global clock
- Info: Destination "DS18B20VHDL:inst4|LessThan2~81" may be non-global or may not use global clock
- Info: Destination "DS18B20VHDL:inst4|Mux10~879" may be non-global or may not use global clock
- Info: Completed Auto Global Promotion Operation
- Info: Starting register packing
- Info: Fitter is using the Classic Timing Analyzer
- Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
- Info: Assuming a global fmax requirement of 1000 MHz
- Info: Assuming a global tsu requirement of 2.0 ns
- Info: Assuming a global tco requirement of 1.0 ns
- Info: Assuming a global tpd requirement of 1.0 ns
- Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option
- Info: Started processing fast register assignments
- Info: Finished processing fast register assignments
- Info: Finished register packing
- Info: Fitter preparation operations ending: elapsed time is 00:00:00
- Info: Fitter placement preparation operations beginning
- Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
- Info: Fitter placement operations beginning
- Info: Fitter placement was successful
- Info: Fitter placement operations ending: elapsed time is 00:00:00
- Info: Estimated most critical path is register to pin delay of 9.006 ns
- Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X11_Y5; Fanout = 14; REG Node = 'LED4:inst2|Refresh[0]'
- Info: 2: + IC(1.236 ns) + CELL(0.200 ns) = 1.436 ns; Loc. = LAB_X11_Y5; Fanout = 7; COMB Node = 'LED4:inst2|LED[3]~167'
- Info: 3: + IC(2.049 ns) + CELL(0.200 ns) = 3.685 ns; Loc. = LAB_X8_Y5; Fanout = 1; COMB Node = 'LED4:inst2|Mux2~25'
- Info: 4: + IC(0.269 ns) + CELL(0.914 ns) = 4.868 ns; Loc. = LAB_X8_Y5; Fanout = 1; COMB Node = 'LED4:inst2|LEDOut[4]~104'
- Info: 5: + IC(1.816 ns) + CELL(2.322 ns) = 9.006 ns; Loc. = PIN_84; Fanout = 0; PIN Node = 'LEDOUT[4]'
- Info: Total cell delay = 3.636 ns ( 40.37 % )
- Info: Total interconnect delay = 5.370 ns ( 59.63 % )
- Info: Fitter routing operations beginning
- Info: Average interconnect usage is 14% of the available device resources
- Info: Peak interconnect usage is 14% of the available device resources in the region that extends from location X0_Y0 to location X13_Y8
- Info: Fitter routing operations ending: elapsed time is 00:00:01
- Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
- Info: Optimizations that may affect the design's routability were skipped
- Info: Optimizations that may affect the design's timing were skipped
- Info: Following groups of pins have the same output enable
- Info: Following pins have the same output enable: DS18B20VHDL:inst4|Mux10~883 (inverted)
- Info: Type bidirectional pin DT uses the 3.3-V LVTTL I/O standard
- Info: Generated suppressed messages file D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.fit.smsg
- Info: Quartus II Fitter was successful. 0 errors, 0 warnings
- Info: Peak virtual memory: 217 megabytes
- Info: Processing ended: Sat Mar 13 15:06:22 2010
- Info: Elapsed time: 00:00:04
- Info: Total CPU time (on all processors): 00:00:02
- +----------------------------+
- ; Fitter Suppressed Messages ;
- +----------------------------+
- The suppressed messages can be found in D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.fit.smsg.
