开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
DS18B20.map.qmsg
资源名称：DS18B20.rar　[点击查看]
上传用户：whms_168
上传日期：2022-08-09
资源大小：592k
文件大小：22k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Others

DS18B20.map.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Analysis & Synthesis Quartus II " "Info: Running Quartus II Analysis & Synthesis" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Sat Mar 13 15:06:09 2010 " "Info: Processing started: Sat Mar 13 15:06:09 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_map --read_settings_files=on --write_settings_files=off DS18B20 -c DS18B20 " "Info: Command: quartus_map --read_settings_files=on --write_settings_files=off DS18B20 -c DS18B20" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  4. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "DS18B20.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file DS18B20.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 DS18B20 " "Info: Found entity 1: DS18B20" {  } { { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  5. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "DS18B20VHDL.vhd 2 1 " "Info: Found 2 design units, including 1 entities, in source file DS18B20VHDL.vhd" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 DS18B20VHDL-DS18B20VHDL_arch " "Info: Found design unit 1: DS18B20VHDL-DS18B20VHDL_arch" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 37 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 DS18B20VHDL " "Info: Found entity 1: DS18B20VHDL" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 20 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  6. { "Info" "ISGN_START_ELABORATION_TOP" "DS18B20 " "Info: Elaborating entity "DS18B20" for the top level hierarchy" {  } {  } 0 0 "Elaborating entity "%1!s!" for the top level hierarchy" 0 0 "" 0 0}
  7. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "DS18B20VHDL DS18B20VHDL:inst4 " "Info: Elaborating entity "DS18B20VHDL" for hierarchy "DS18B20VHDL:inst4"" {  } { { "DS18B20.bdf" "inst4" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 240 296 448 336 "inst4" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  8. { "Warning" "WVRFX_L2_VHDL_ID_IN_COMB_PROCESS_HOLDS_VALUE" "EOCtemp DS18B20VHDL.vhd(203) " "Warning (10631): VHDL Process Statement warning at DS18B20VHDL.vhd(203): inferring latch(es) for signal or variable "EOCtemp", which holds its previous value in one or more paths through the process" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 203 0 0 } }  } 0 10631 "VHDL Process Statement warning at %2!s!: inferring latch(es) for signal or variable "%1!s!", which holds its previous value in one or more paths through the process" 0 0 "" 0 0}
  9. { "Warning" "WVRFX_VHDL_SHOULD_BE_ON_THE_PROCESSES_SENSITIVITY_LIST" "DATA DS18B20VHDL.vhd(243) " "Warning (10492): VHDL Process Statement warning at DS18B20VHDL.vhd(243): signal "DATA" is read inside the Process Statement but isn't in the Process Statement's sensitivity list" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 243 0 0 } }  } 0 10492 "VHDL Process Statement warning at %2!s!: signal "%1!s!" is read inside the Process Statement but isn't in the Process Statement's sensitivity list" 0 0 "" 0 0}
  10. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "EOCtemp DS18B20VHDL.vhd(203) " "Info (10041): Inferred latch for "EOCtemp" at DS18B20VHDL.vhd(203)" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 203 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0 0}
  11. { "Warning" "WSGN_SEARCH_FILE" "Frequency.vhd 2 1 " "Warning: Using design file Frequency.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 Frequency-Frequency_arch " "Info: Found design unit 1: Frequency-Frequency_arch" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 37 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 Frequency " "Info: Found entity 1: Frequency" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 20 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 0}
  12. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "Frequency Frequency:inst " "Info: Elaborating entity "Frequency" for hierarchy "Frequency:inst"" {  } { { "DS18B20.bdf" "inst" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 80 296 448 176 "inst" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  13. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "Period1S Frequency.vhd(39) " "Warning (10036): Verilog HDL or VHDL warning at Frequency.vhd(39): object "Period1S" assigned a value but never read" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 39 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 0}
  14. { "Warning" "WSGN_SEARCH_FILE" "LED4.vhd 2 1 " "Warning: Using design file LED4.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 LED4-LED4_arch " "Info: Found design unit 1: LED4-LED4_arch" {  } { { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 37 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 LED4 " "Info: Found entity 1: LED4" {  } { { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 19 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 0}
  15. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "LED4 LED4:inst2 " "Info: Elaborating entity "LED4" for hierarchy "LED4:inst2"" {  } { { "DS18B20.bdf" "inst2" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 240 624 808 336 "inst2" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  16. { "Info" "ILPMS_INFERENCING_SUMMARY" "2 " "Info: Inferred 2 megafunctions from design logic" { { "Info" "ILPMS_LPM_DIVIDE_INFERRED" "DS18B20VHDL:inst4|Div0 lpm_divide " "Info: Inferred divider/modulo megafunction ("lpm_divide") from the following logic: "DS18B20VHDL:inst4|Div0"" {  } { { "DS18B20VHDL.vhd" "Div0" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 246 -1 0 } }  } 0 0 "Inferred divider/modulo megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0 0} { "Info" "ILPMS_LPM_DIVIDE_INFERRED" "DS18B20VHDL:inst4|Mod0 lpm_divide " "Info: Inferred divider/modulo megafunction ("lpm_divide") from the following logic: "DS18B20VHDL:inst4|Mod0"" {  } { { "DS18B20VHDL.vhd" "Mod0" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 247 -1 0 } }  } 0 0 "Inferred divider/modulo megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0 0}  } {  } 0 0 "Inferred %1!llu! megafunctions from design logic" 0 0 "" 0 0}
  17. { "Info" "ISGN_ELABORATION_HEADER" "DS18B20VHDL:inst4|lpm_divide:Div0 " "Info: Elaborated megafunction instantiation "DS18B20VHDL:inst4|lpm_divide:Div0"" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 246 -1 0 } }  } 0 0 "Elaborated megafunction instantiation "%1!s!"" 0 0 "" 0 0}
  18. { "Info" "ISGN_MEGAFN_PARAM_TOP" "DS18B20VHDL:inst4|lpm_divide:Div0 " "Info: Instantiated megafunction "DS18B20VHDL:inst4|lpm_divide:Div0" with the following parameter:" { { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHN 8 " "Info: Parameter "LPM_WIDTHN" = "8"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHD 4 " "Info: Parameter "LPM_WIDTHD" = "4"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_NREPRESENTATION UNSIGNED " "Info: Parameter "LPM_NREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_DREPRESENTATION UNSIGNED " "Info: Parameter "LPM_DREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0}  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 246 -1 0 } }  } 0 0 "Instantiated megafunction "%1!s!" with the following parameter:" 0 0 "" 0 0}
  19. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/lpm_divide_qvl.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/lpm_divide_qvl.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 lpm_divide_qvl " "Info: Found entity 1: lpm_divide_qvl" {  } { { "db/lpm_divide_qvl.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/lpm_divide_qvl.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  20. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/sign_div_unsign_bkh.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/sign_div_unsign_bkh.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 sign_div_unsign_bkh " "Info: Found entity 1: sign_div_unsign_bkh" {  } { { "db/sign_div_unsign_bkh.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/sign_div_unsign_bkh.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  21. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/alt_u_div_hie.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/alt_u_div_hie.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 alt_u_div_hie " "Info: Found entity 1: alt_u_div_hie" {  } { { "db/alt_u_div_hie.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/alt_u_div_hie.tdf" 32 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  22. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_e7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_e7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_e7c " "Info: Found entity 1: add_sub_e7c" {  } { { "db/add_sub_e7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_e7c.tdf" 22 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  23. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_f7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_f7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_f7c " "Info: Found entity 1: add_sub_f7c" {  } { { "db/add_sub_f7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_f7c.tdf" 22 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  24. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_g7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_g7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_g7c " "Info: Found entity 1: add_sub_g7c" {  } { { "db/add_sub_g7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_g7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  25. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_h7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_h7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_h7c " "Info: Found entity 1: add_sub_h7c" {  } { { "db/add_sub_h7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_h7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  26. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_i7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_i7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_i7c " "Info: Found entity 1: add_sub_i7c" {  } { { "db/add_sub_i7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_i7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  27. { "Info" "ISGN_ELABORATION_HEADER" "DS18B20VHDL:inst4|lpm_divide:Mod0 " "Info: Elaborated megafunction instantiation "DS18B20VHDL:inst4|lpm_divide:Mod0"" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 247 -1 0 } }  } 0 0 "Elaborated megafunction instantiation "%1!s!"" 0 0 "" 0 0}
  28. { "Info" "ISGN_MEGAFN_PARAM_TOP" "DS18B20VHDL:inst4|lpm_divide:Mod0 " "Info: Instantiated megafunction "DS18B20VHDL:inst4|lpm_divide:Mod0" with the following parameter:" { { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHN 8 " "Info: Parameter "LPM_WIDTHN" = "8"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHD 8 " "Info: Parameter "LPM_WIDTHD" = "8"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_NREPRESENTATION UNSIGNED " "Info: Parameter "LPM_NREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_DREPRESENTATION UNSIGNED " "Info: Parameter "LPM_DREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0}  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 247 -1 0 } }  } 0 0 "Instantiated megafunction "%1!s!" with the following parameter:" 0 0 "" 0 0}
  29. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/lpm_divide_1ol.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/lpm_divide_1ol.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 lpm_divide_1ol " "Info: Found entity 1: lpm_divide_1ol" {  } { { "db/lpm_divide_1ol.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/lpm_divide_1ol.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  30. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/sign_div_unsign_fkh.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/sign_div_unsign_fkh.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 sign_div_unsign_fkh " "Info: Found entity 1: sign_div_unsign_fkh" {  } { { "db/sign_div_unsign_fkh.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/sign_div_unsign_fkh.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  31. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/alt_u_div_pie.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/alt_u_div_pie.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 alt_u_div_pie " "Info: Found entity 1: alt_u_div_pie" {  } { { "db/alt_u_div_pie.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/alt_u_div_pie.tdf" 38 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  32. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_j7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_j7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_j7c " "Info: Found entity 1: add_sub_j7c" {  } { { "db/add_sub_j7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_j7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  33. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_k7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_k7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_k7c " "Info: Found entity 1: add_sub_k7c" {  } { { "db/add_sub_k7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_k7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  34. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_l7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_l7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_l7c " "Info: Found entity 1: add_sub_l7c" {  } { { "db/add_sub_l7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_l7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  35. { "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN_HDR" "1 " "Warning: Design contains 1 input pin(s) that do not drive logic" { { "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN" "GCLKP2 " "Warning (15610): No output dependent on input pin "GCLKP2"" {  } { { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 136 80 248 152 "GCLKP2" "" } } } }  } 0 15610 "No output dependent on input pin "%1!s!"" 0 0 "" 0 0}  } {  } 0 0 "Design contains %1!d! input pin(s) that do not drive logic" 0 0 "" 0 0}
  36. { "Info" "ICUT_CUT_TM_SUMMARY" "319 " "Info: Implemented 319 device resources after synthesis - the final resource count might be different" { { "Info" "ICUT_CUT_TM_IPINS" "3 " "Info: Implemented 3 input pins" {  } {  } 0 0 "Implemented %1!d! input pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_OPINS" "20 " "Info: Implemented 20 output pins" {  } {  } 0 0 "Implemented %1!d! output pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_BIDIRS" "1 " "Info: Implemented 1 bidirectional pins" {  } {  } 0 0 "Implemented %1!d! bidirectional pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_LCELLS" "295 " "Info: Implemented 295 logic cells" {  } {  } 0 0 "Implemented %1!d! logic cells" 0 0 "" 0 0}  } {  } 0 0 "Implemented %1!d! device resources after synthesis - the final resource count might be different" 0 0 "" 0 0}
  37. { "Info" "IQEXE_ERROR_COUNT" "Analysis & Synthesis 0 s 7 s Quartus II " "Info: Quartus II Analysis & Synthesis was successful. 0 errors, 7 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "211 " "Info: Peak virtual memory: 211 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Sat Mar 13 15:06:15 2010 " "Info: Processing ended: Sat Mar 13 15:06:15 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:06 " "Info: Elapsed time: 00:00:06" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:05 " "Info: Total CPU time (on all processors): 00:00:05" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}