开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
prev_cmp_DS18B20.qmsg
资源名称：DS18B20.rar　[点击查看]
上传用户：whms_168
上传日期：2022-08-09
资源大小：592k
文件大小：104k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Others

prev_cmp_DS18B20.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Analysis & Synthesis Quartus II " "Info: Running Quartus II Analysis & Synthesis" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Sat Mar 13 14:52:34 2010 " "Info: Processing started: Sat Mar 13 14:52:34 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_map --read_settings_files=on --write_settings_files=off DS18B20 -c DS18B20 " "Info: Command: quartus_map --read_settings_files=on --write_settings_files=off DS18B20 -c DS18B20" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  4. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "DS18B20.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file DS18B20.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 DS18B20 " "Info: Found entity 1: DS18B20" {  } { { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  5. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "DS18B20VHDL.vhd 2 1 " "Info: Found 2 design units, including 1 entities, in source file DS18B20VHDL.vhd" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 DS18B20VHDL-DS18B20VHDL_arch " "Info: Found design unit 1: DS18B20VHDL-DS18B20VHDL_arch" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 37 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 DS18B20VHDL " "Info: Found entity 1: DS18B20VHDL" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 20 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  6. { "Info" "ISGN_START_ELABORATION_TOP" "DS18B20 " "Info: Elaborating entity "DS18B20" for the top level hierarchy" {  } {  } 0 0 "Elaborating entity "%1!s!" for the top level hierarchy" 0 0 "" 0 0}
  7. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "DS18B20VHDL DS18B20VHDL:inst4 " "Info: Elaborating entity "DS18B20VHDL" for hierarchy "DS18B20VHDL:inst4"" {  } { { "DS18B20.bdf" "inst4" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 240 296 448 336 "inst4" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  8. { "Warning" "WVRFX_L2_VHDL_ID_IN_COMB_PROCESS_HOLDS_VALUE" "EOCtemp DS18B20VHDL.vhd(203) " "Warning (10631): VHDL Process Statement warning at DS18B20VHDL.vhd(203): inferring latch(es) for signal or variable "EOCtemp", which holds its previous value in one or more paths through the process" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 203 0 0 } }  } 0 10631 "VHDL Process Statement warning at %2!s!: inferring latch(es) for signal or variable "%1!s!", which holds its previous value in one or more paths through the process" 0 0 "" 0 0}
  9. { "Warning" "WVRFX_VHDL_SHOULD_BE_ON_THE_PROCESSES_SENSITIVITY_LIST" "DATA DS18B20VHDL.vhd(243) " "Warning (10492): VHDL Process Statement warning at DS18B20VHDL.vhd(243): signal "DATA" is read inside the Process Statement but isn't in the Process Statement's sensitivity list" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 243 0 0 } }  } 0 10492 "VHDL Process Statement warning at %2!s!: signal "%1!s!" is read inside the Process Statement but isn't in the Process Statement's sensitivity list" 0 0 "" 0 0}
  10. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "EOCtemp DS18B20VHDL.vhd(203) " "Info (10041): Inferred latch for "EOCtemp" at DS18B20VHDL.vhd(203)" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 203 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0 0}
  11. { "Warning" "WSGN_SEARCH_FILE" "Frequency.vhd 2 1 " "Warning: Using design file Frequency.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 Frequency-Frequency_arch " "Info: Found design unit 1: Frequency-Frequency_arch" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 37 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 Frequency " "Info: Found entity 1: Frequency" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 20 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 0}
  12. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "Frequency Frequency:inst " "Info: Elaborating entity "Frequency" for hierarchy "Frequency:inst"" {  } { { "DS18B20.bdf" "inst" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 80 296 448 176 "inst" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  13. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "Period1S Frequency.vhd(39) " "Warning (10036): Verilog HDL or VHDL warning at Frequency.vhd(39): object "Period1S" assigned a value but never read" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 39 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 0}
  14. { "Warning" "WSGN_SEARCH_FILE" "LED4.vhd 2 1 " "Warning: Using design file LED4.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 LED4-LED4_arch " "Info: Found design unit 1: LED4-LED4_arch" {  } { { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 37 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 LED4 " "Info: Found entity 1: LED4" {  } { { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 19 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 0}
  15. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "LED4 LED4:inst2 " "Info: Elaborating entity "LED4" for hierarchy "LED4:inst2"" {  } { { "DS18B20.bdf" "inst2" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 240 624 808 336 "inst2" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  16. { "Info" "ILPMS_INFERENCING_SUMMARY" "2 " "Info: Inferred 2 megafunctions from design logic" { { "Info" "ILPMS_LPM_DIVIDE_INFERRED" "DS18B20VHDL:inst4|Div0 lpm_divide " "Info: Inferred divider/modulo megafunction ("lpm_divide") from the following logic: "DS18B20VHDL:inst4|Div0"" {  } { { "DS18B20VHDL.vhd" "Div0" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 246 -1 0 } }  } 0 0 "Inferred divider/modulo megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0 0} { "Info" "ILPMS_LPM_DIVIDE_INFERRED" "DS18B20VHDL:inst4|Mod0 lpm_divide " "Info: Inferred divider/modulo megafunction ("lpm_divide") from the following logic: "DS18B20VHDL:inst4|Mod0"" {  } { { "DS18B20VHDL.vhd" "Mod0" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 247 -1 0 } }  } 0 0 "Inferred divider/modulo megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0 0}  } {  } 0 0 "Inferred %1!llu! megafunctions from design logic" 0 0 "" 0 0}
  17. { "Info" "ISGN_ELABORATION_HEADER" "DS18B20VHDL:inst4|lpm_divide:Div0 " "Info: Elaborated megafunction instantiation "DS18B20VHDL:inst4|lpm_divide:Div0"" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 246 -1 0 } }  } 0 0 "Elaborated megafunction instantiation "%1!s!"" 0 0 "" 0 0}
  18. { "Info" "ISGN_MEGAFN_PARAM_TOP" "DS18B20VHDL:inst4|lpm_divide:Div0 " "Info: Instantiated megafunction "DS18B20VHDL:inst4|lpm_divide:Div0" with the following parameter:" { { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHN 8 " "Info: Parameter "LPM_WIDTHN" = "8"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHD 4 " "Info: Parameter "LPM_WIDTHD" = "4"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_NREPRESENTATION UNSIGNED " "Info: Parameter "LPM_NREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_DREPRESENTATION UNSIGNED " "Info: Parameter "LPM_DREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0}  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 246 -1 0 } }  } 0 0 "Instantiated megafunction "%1!s!" with the following parameter:" 0 0 "" 0 0}
  19. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/lpm_divide_qvl.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/lpm_divide_qvl.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 lpm_divide_qvl " "Info: Found entity 1: lpm_divide_qvl" {  } { { "db/lpm_divide_qvl.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/lpm_divide_qvl.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  20. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/sign_div_unsign_bkh.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/sign_div_unsign_bkh.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 sign_div_unsign_bkh " "Info: Found entity 1: sign_div_unsign_bkh" {  } { { "db/sign_div_unsign_bkh.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/sign_div_unsign_bkh.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  21. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/alt_u_div_hie.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/alt_u_div_hie.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 alt_u_div_hie " "Info: Found entity 1: alt_u_div_hie" {  } { { "db/alt_u_div_hie.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/alt_u_div_hie.tdf" 32 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  22. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_e7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_e7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_e7c " "Info: Found entity 1: add_sub_e7c" {  } { { "db/add_sub_e7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_e7c.tdf" 22 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  23. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_f7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_f7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_f7c " "Info: Found entity 1: add_sub_f7c" {  } { { "db/add_sub_f7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_f7c.tdf" 22 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  24. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_g7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_g7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_g7c " "Info: Found entity 1: add_sub_g7c" {  } { { "db/add_sub_g7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_g7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  25. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_h7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_h7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_h7c " "Info: Found entity 1: add_sub_h7c" {  } { { "db/add_sub_h7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_h7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  26. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_i7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_i7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_i7c " "Info: Found entity 1: add_sub_i7c" {  } { { "db/add_sub_i7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_i7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  27. { "Info" "ISGN_ELABORATION_HEADER" "DS18B20VHDL:inst4|lpm_divide:Mod0 " "Info: Elaborated megafunction instantiation "DS18B20VHDL:inst4|lpm_divide:Mod0"" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 247 -1 0 } }  } 0 0 "Elaborated megafunction instantiation "%1!s!"" 0 0 "" 0 0}
  28. { "Info" "ISGN_MEGAFN_PARAM_TOP" "DS18B20VHDL:inst4|lpm_divide:Mod0 " "Info: Instantiated megafunction "DS18B20VHDL:inst4|lpm_divide:Mod0" with the following parameter:" { { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHN 8 " "Info: Parameter "LPM_WIDTHN" = "8"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_WIDTHD 8 " "Info: Parameter "LPM_WIDTHD" = "8"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_NREPRESENTATION UNSIGNED " "Info: Parameter "LPM_NREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0} { "Info" "ISGN_MEGAFN_PARAM_SUB" "LPM_DREPRESENTATION UNSIGNED " "Info: Parameter "LPM_DREPRESENTATION" = "UNSIGNED"" {  } {  } 0 0 "Parameter "%1!s!" = "%2!s!"" 0 0 "" 0 0}  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 247 -1 0 } }  } 0 0 "Instantiated megafunction "%1!s!" with the following parameter:" 0 0 "" 0 0}
  29. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/lpm_divide_1ol.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/lpm_divide_1ol.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 lpm_divide_1ol " "Info: Found entity 1: lpm_divide_1ol" {  } { { "db/lpm_divide_1ol.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/lpm_divide_1ol.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  30. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/sign_div_unsign_fkh.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/sign_div_unsign_fkh.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 sign_div_unsign_fkh " "Info: Found entity 1: sign_div_unsign_fkh" {  } { { "db/sign_div_unsign_fkh.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/sign_div_unsign_fkh.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  31. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/alt_u_div_pie.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/alt_u_div_pie.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 alt_u_div_pie " "Info: Found entity 1: alt_u_div_pie" {  } { { "db/alt_u_div_pie.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/alt_u_div_pie.tdf" 38 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  32. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_j7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_j7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_j7c " "Info: Found entity 1: add_sub_j7c" {  } { { "db/add_sub_j7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_j7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  33. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_k7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_k7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_k7c " "Info: Found entity 1: add_sub_k7c" {  } { { "db/add_sub_k7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_k7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  34. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/add_sub_l7c.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/add_sub_l7c.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 add_sub_l7c " "Info: Found entity 1: add_sub_l7c" {  } { { "db/add_sub_l7c.tdf" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/db/add_sub_l7c.tdf" 24 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  35. { "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN_HDR" "1 " "Warning: Design contains 1 input pin(s) that do not drive logic" { { "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN" "GCLKP2 " "Warning (15610): No output dependent on input pin "GCLKP2"" {  } { { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 136 80 248 152 "GCLKP2" "" } } } }  } 0 15610 "No output dependent on input pin "%1!s!"" 0 0 "" 0 0}  } {  } 0 0 "Design contains %1!d! input pin(s) that do not drive logic" 0 0 "" 0 0}
  36. { "Info" "ICUT_CUT_TM_SUMMARY" "319 " "Info: Implemented 319 device resources after synthesis - the final resource count might be different" { { "Info" "ICUT_CUT_TM_IPINS" "3 " "Info: Implemented 3 input pins" {  } {  } 0 0 "Implemented %1!d! input pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_OPINS" "20 " "Info: Implemented 20 output pins" {  } {  } 0 0 "Implemented %1!d! output pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_BIDIRS" "1 " "Info: Implemented 1 bidirectional pins" {  } {  } 0 0 "Implemented %1!d! bidirectional pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_LCELLS" "295 " "Info: Implemented 295 logic cells" {  } {  } 0 0 "Implemented %1!d! logic cells" 0 0 "" 0 0}  } {  } 0 0 "Implemented %1!d! device resources after synthesis - the final resource count might be different" 0 0 "" 0 0}
  37. { "Info" "IQEXE_ERROR_COUNT" "Analysis & Synthesis 0 s 7 s Quartus II " "Info: Quartus II Analysis & Synthesis was successful. 0 errors, 7 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "211 " "Info: Peak virtual memory: 211 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Sat Mar 13 14:52:39 2010 " "Info: Processing ended: Sat Mar 13 14:52:39 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:05 " "Info: Elapsed time: 00:00:05" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:04 " "Info: Total CPU time (on all processors): 00:00:04" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}
  38. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  39. { "Info" "IQEXE_START_BANNER_PRODUCT" "Fitter Quartus II " "Info: Running Quartus II Fitter" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Sat Mar 13 14:52:41 2010 " "Info: Processing started: Sat Mar 13 14:52:41 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  40. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_fit --read_settings_files=off --write_settings_files=off DS18B20 -c DS18B20 " "Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DS18B20 -c DS18B20" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  41. { "Info" "IMPP_MPP_USER_DEVICE" "DS18B20 EPM570T100C5 " "Info: Selected device EPM570T100C5 for design "DS18B20"" {  } {  } 0 0 "Selected device %2!s! for design "%1!s!"" 0 0 "" 0 0}
  42. { "Info" "IFITCC_FITCC_INFO_AUTO_FIT_COMPILATION_ON" "" "Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time" {  } {  } 0 0 "Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time" 0 0 "" 0 0}
  43. { "Info" "IFSAC_FSAC_MIGRATION_NOT_SELECTED" "" "Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices" { { "Info" "IFSAC_FSAC_MIGRATION_NOT_SELECTED_SUB" "EPM240T100C5 " "Info: Device EPM240T100C5 is compatible" {  } {  } 2 0 "Device %1!s! is compatible" 0 0 "" 0 0} { "Info" "IFSAC_FSAC_MIGRATION_NOT_SELECTED_SUB" "EPM240T100I5 " "Info: Device EPM240T100I5 is compatible" {  } {  } 2 0 "Device %1!s! is compatible" 0 0 "" 0 0} { "Info" "IFSAC_FSAC_MIGRATION_NOT_SELECTED_SUB" "EPM240T100A5 " "Info: Device EPM240T100A5 is compatible" {  } {  } 2 0 "Device %1!s! is compatible" 0 0 "" 0 0} { "Info" "IFSAC_FSAC_MIGRATION_NOT_SELECTED_SUB" "EPM570T100I5 " "Info: Device EPM570T100I5 is compatible" {  } {  } 2 0 "Device %1!s! is compatible" 0 0 "" 0 0} { "Info" "IFSAC_FSAC_MIGRATION_NOT_SELECTED_SUB" "EPM570T100A5 " "Info: Device EPM570T100A5 is compatible" {  } {  } 2 0 "Device %1!s! is compatible" 0 0 "" 0 0}  } {  } 2 0 "Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices" 0 0 "" 0 0}
  44. { "Extra Info" "IFSAC_FSAC_START_REG_LOCATION_PROCESSING" "" "Extra Info: Performing register packing on registers with non-logic cell location assignments" {  } {  } 1 0 "Performing register packing on registers with non-logic cell location assignments" 1 0 "" 0 0}
  45. { "Extra Info" "IFSAC_FSAC_FINISH_REG_LOCATION_PROCESSING" "" "Extra Info: Completed register packing on registers with non-logic cell location assignments" {  } {  } 1 0 "Completed register packing on registers with non-logic cell location assignments" 1 0 "" 0 0}
  46. { "Info" "IFYGR_FYGR_OPINFO_COMPLETED_OP" "User Assigned Global Signals Promotion Operation " "Info: Completed User Assigned Global Signals Promotion Operation" {  } {  } 0 0 "Completed %1!s!" 0 0 "" 0 0}
  47. { "Info" "IFYGR_FYGR_AUTO_GLOBAL_ASSIGNED_ALL_TO_GLOBAL" "GCLKP1 Global clock in PIN 14 " "Info: Automatically promoted signal "GCLKP1" to use Global clock in PIN 14" {  } { { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 120 80 248 136 "GCLKP1" "" } } } }  } 0 0 "Automatically promoted signal "%1!s!" to use %2!s!" 0 0 "" 0 0}
  48. { "Info" "IFYGR_FYGR_AUTO_GLOBAL_ASSIGNED_ALL_TO_GLOBAL" "Frequency:inst|Period1uS Global clock " "Info: Automatically promoted signal "Frequency:inst|Period1uS" to use Global clock" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 53 -1 0 } }  } 0 0 "Automatically promoted signal "%1!s!" to use %2!s!" 0 0 "" 0 0}
  49. { "Info" "IFYGR_FYGR_AUTO_GLOBAL_ASSIGNED_ALL_TO_GLOBAL" "Frequency:inst|Period1mS Global clock " "Info: Automatically promoted signal "Frequency:inst|Period1mS" to use Global clock" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 39 -1 0 } }  } 0 0 "Automatically promoted signal "%1!s!" to use %2!s!" 0 0 "" 0 0}
  50. { "Info" "IFYGR_FYGR_AUTO_GLOBAL_ASSIGNED_SOME_TO_GLOBAL" "DS18B20VHDL:inst4|CLKCNT[5] Global clock " "Info: Automatically promoted some destinations of signal "DS18B20VHDL:inst4|CLKCNT[5]" to use Global clock" { { "Info" "IFYGR_FYGR_AUTO_GLOBAL_ASSIGNED_SOME_TO_GLOBAL_SUB" "DS18B20VHDL:inst4|CLKCNT[5] " "Info: Destination "DS18B20VHDL:inst4|CLKCNT[5]" may be non-global or may not use global clock" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } }  } 0 0 "Destination "%1!s!" may be non-global or may not use global clock" 0 0 "" 0 0} { "Info" "IFYGR_FYGR_AUTO_GLOBAL_ASSIGNED_SOME_TO_GLOBAL_SUB" "DS18B20VHDL:inst4|LessThan2~81 " "Info: Destination "DS18B20VHDL:inst4|LessThan2~81" may be non-global or may not use global clock" {  } { { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" 1509 -1 0 } }  } 0 0 "Destination "%1!s!" may be non-global or may not use global clock" 0 0 "" 0 0} { "Info" "IFYGR_FYGR_AUTO_GLOBAL_ASSIGNED_SOME_TO_GLOBAL_SUB" "DS18B20VHDL:inst4|Mux10~879 " "Info: Destination "DS18B20VHDL:inst4|Mux10~879" may be non-global or may not use global clock" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 159 -1 0 } }  } 0 0 "Destination "%1!s!" may be non-global or may not use global clock" 0 0 "" 0 0}  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } }  } 0 0 "Automatically promoted some destinations of signal "%1!s!" to use %2!s!" 0 0 "" 0 0}
  51. { "Info" "IFYGR_FYGR_OPINFO_COMPLETED_OP" "Auto Global Promotion Operation " "Info: Completed Auto Global Promotion Operation" {  } {  } 0 0 "Completed %1!s!" 0 0 "" 0 0}
  52. { "Info" "IFSAC_FSAC_REGISTER_PACKING_START_FYGR_REGPACKING_INFO" "" "Info: Starting register packing" {  } {  } 0 0 "Starting register packing" 0 0 "" 0 0}
  53. { "Info" "ITDC_FITTER_TIMING_ENGINE" "Classic " "Info: Fitter is using the Classic Timing Analyzer" {  } {  } 0 0 "Fitter is using the %1!s! Timing Analyzer" 0 0 "" 0 0}
  54. { "Info" "ITAN_TDC_DEFAULT_OPTIMIZATION_GOALS" "" "Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements" { { "Info" "ITAN_TDC_ASSUMED_DEFAULT_REQUIREMENT" "fmax 1000 MHz " "Info: Assuming a global fmax requirement of 1000 MHz" {  } {  } 0 0 "Assuming a global %1!s! requirement of %2!s!" 0 0 "" 0 0} { "Info" "ITAN_TDC_ASSUMED_DEFAULT_REQUIREMENT" "tsu 2.0 ns " "Info: Assuming a global tsu requirement of 2.0 ns" {  } {  } 0 0 "Assuming a global %1!s! requirement of %2!s!" 0 0 "" 0 0} { "Info" "ITAN_TDC_ASSUMED_DEFAULT_REQUIREMENT" "tco 1.0 ns " "Info: Assuming a global tco requirement of 1.0 ns" {  } {  } 0 0 "Assuming a global %1!s! requirement of %2!s!" 0 0 "" 0 0} { "Info" "ITAN_TDC_ASSUMED_DEFAULT_REQUIREMENT" "tpd 1.0 ns " "Info: Assuming a global tpd requirement of 1.0 ns" {  } {  } 0 0 "Assuming a global %1!s! requirement of %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Timing requirements not specified -- optimizing circuit to achieve the following default global requirements" 0 0 "" 0 0}
  55. { "Info" "IFYGR_FYGR_INFO_AUTO_MODE_REGISTER_PACKING" "Auto Normal " "Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option" {  } {  } 0 0 "Fitter is using %2!s! packing mode for logic elements with %1!s! setting for Auto Packed Registers logic option" 0 0 "" 0 0}
  56. { "Extra Info" "IFSAC_FSAC_START_LUT_PACKING" "" "Extra Info: Moving registers into LUTs to improve timing and density" {  } {  } 1 0 "Moving registers into LUTs to improve timing and density" 1 0 "" 0 0}
  57. { "Info" "IFYGR_FYGR_NO_REGS_IN_IOS_HEADER" "" "Info: Started processing fast register assignments" {  } {  } 0 0 "Started processing fast register assignments" 0 0 "" 0 0}
  58. { "Info" "IFYGR_FYGR_NO_REGS_IN_IOS_FOOTER" "" "Info: Finished processing fast register assignments" {  } {  } 0 0 "Finished processing fast register assignments" 0 0 "" 0 0}
  59. { "Extra Info" "IFSAC_FSAC_FINISH_LUT_PACKING" "00:00:00 " "Extra Info: Finished moving registers into LUTs: elapsed time is 00:00:00" {  } {  } 1 0 "Finished moving registers into LUTs: elapsed time is %1!s!" 1 0 "" 0 0}
  60. { "Info" "IFSAC_FSAC_REGISTER_PACKING_FINISH_REGPACKING_INFO" "" "Info: Finished register packing" {  } {  } 0 0 "Finished register packing" 0 0 "" 0 0}
  61. { "Info" "IFITCC_FITTER_PREPARATION_END" "00:00:00 " "Info: Fitter preparation operations ending: elapsed time is 00:00:00" {  } {  } 0 0 "Fitter preparation operations ending: elapsed time is %1!s!" 0 0 "" 0 0}
  62. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_PREP_START" "" "Info: Fitter placement preparation operations beginning" {  } {  } 0 0 "Fitter placement preparation operations beginning" 0 0 "" 0 0}
  63. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_PREP_END" "00:00:00 " "Info: Fitter placement preparation operations ending: elapsed time is 00:00:00" {  } {  } 0 0 "Fitter placement preparation operations ending: elapsed time is %1!s!" 0 0 "" 0 0}
  64. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_START" "" "Info: Fitter placement operations beginning" {  } {  } 0 0 "Fitter placement operations beginning" 0 0 "" 0 0}
  65. { "Info" "IFITAPI_FITAPI_INFO_VPR_PLACEMENT_FINISH" "" "Info: Fitter placement was successful" {  } {  } 0 0 "Fitter placement was successful" 0 0 "" 0 0}
  66. { "Info" "IFITAPI_FITAPI_VPR_FITTER_PLACEMENT_END" "00:00:00 " "Info: Fitter placement operations ending: elapsed time is 00:00:00" {  } {  } 0 0 "Fitter placement operations ending: elapsed time is %1!s!" 0 0 "" 0 0}
  67. { "Info" "ITDB_FULL_ESTIMATED_DATA_PATH_RESULT" "9.006 ns register pin " "Info: Estimated most critical path is register to pin delay of 9.006 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns LED4:inst2|Refresh[0] 1 REG LAB_X11_Y5 14 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X11_Y5; Fanout = 14; REG Node = 'LED4:inst2|Refresh[0]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { LED4:inst2|Refresh[0] } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 87 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.236 ns) + CELL(0.200 ns) 1.436 ns LED4:inst2|LED[3]~167 2 COMB LAB_X11_Y5 7 " "Info: 2: + IC(1.236 ns) + CELL(0.200 ns) = 1.436 ns; Loc. = LAB_X11_Y5; Fanout = 7; COMB Node = 'LED4:inst2|LED[3]~167'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.436 ns" { LED4:inst2|Refresh[0] LED4:inst2|LED[3]~167 } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 38 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.049 ns) + CELL(0.200 ns) 3.685 ns LED4:inst2|Mux2~25 3 COMB LAB_X8_Y5 1 " "Info: 3: + IC(2.049 ns) + CELL(0.200 ns) = 3.685 ns; Loc. = LAB_X8_Y5; Fanout = 1; COMB Node = 'LED4:inst2|Mux2~25'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.249 ns" { LED4:inst2|LED[3]~167 LED4:inst2|Mux2~25 } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 57 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.269 ns) + CELL(0.914 ns) 4.868 ns LED4:inst2|LEDOut[4]~104 4 COMB LAB_X8_Y5 1 " "Info: 4: + IC(0.269 ns) + CELL(0.914 ns) = 4.868 ns; Loc. = LAB_X8_Y5; Fanout = 1; COMB Node = 'LED4:inst2|LEDOut[4]~104'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.183 ns" { LED4:inst2|Mux2~25 LED4:inst2|LEDOut[4]~104 } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 29 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.816 ns) + CELL(2.322 ns) 9.006 ns LEDOUT[4] 5 PIN PIN_84 0 " "Info: 5: + IC(1.816 ns) + CELL(2.322 ns) = 9.006 ns; Loc. = PIN_84; Fanout = 0; PIN Node = 'LEDOUT[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.138 ns" { LED4:inst2|LEDOut[4]~104 LEDOUT[4] } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 280 864 1040 296 "LEDOUT[7..0]" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.636 ns ( 40.37 % ) " "Info: Total cell delay = 3.636 ns ( 40.37 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "5.370 ns ( 59.63 % ) " "Info: Total interconnect delay = 5.370 ns ( 59.63 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.006 ns" { LED4:inst2|Refresh[0] LED4:inst2|LED[3]~167 LED4:inst2|Mux2~25 LED4:inst2|LEDOut[4]~104 LEDOUT[4] } "NODE_NAME" } }  } 0 0 "Estimated most critical path is %2!s! to %3!s! delay of %1!s!" 0 0 "" 0 0}
  68. { "Info" "IFITAPI_FITAPI_VPR_FITTER_ROUTING_START" "" "Info: Fitter routing operations beginning" {  } {  } 0 0 "Fitter routing operations beginning" 0 0 "" 0 0}
  69. { "Info" "IFITAPI_FITAPI_VPR_PERCENT_ROUTING_RESOURCE_USAGE" "14 " "Info: Average interconnect usage is 14% of the available device resources" { { "Info" "IFITAPI_FITAPI_VPR_PEAK_ROUTING_REGION" "14 X0_Y0 X13_Y8 " "Info: Peak interconnect usage is 14% of the available device resources in the region that extends from location X0_Y0 to location X13_Y8" {  } {  } 0 0 "Peak interconnect usage is %1!d!%% of the available device resources in the region that extends from location %2!s! to location %3!s!" 0 0 "" 0 0}  } {  } 0 0 "Average interconnect usage is %1!d!%% of the available device resources" 0 0 "" 0 0}
  70. { "Info" "IFITAPI_FITAPI_VPR_FITTER_ROUTING_END" "00:00:00 " "Info: Fitter routing operations ending: elapsed time is 00:00:00" {  } {  } 0 0 "Fitter routing operations ending: elapsed time is %1!s!" 0 0 "" 0 0}
  71. { "Info" "IFITAPI_FITAPI_VPR_AUTO_FIT_ENABLED_AND_USED" "" "Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time." { { "Info" "IFITAPI_FITAPI_VPR_AUTO_FIT_ENABLED_AND_USED_FOR_ROUTABILITY" "" "Info: Optimizations that may affect the design's routability were skipped" {  } {  } 0 0 "Optimizations that may affect the design's routability were skipped" 0 0 "" 0 0} { "Info" "IFITAPI_FITAPI_VPR_AUTO_FIT_ENABLED_AND_USED_FOR_TIMING" "" "Info: Optimizations that may affect the design's timing were skipped" {  } {  } 0 0 "Optimizations that may affect the design's timing were skipped" 0 0 "" 0 0}  } {  } 0 0 "The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time." 0 0 "" 0 0}
  72. { "Info" "IFIOMGR_ALL_OUTPUT_ENABLE_GROUPS" "" "Info: Following groups of pins have the same output enable" { { "Info" "IFIOMGR_SAME_OUTPUT_ENABLE_GROUP" "DS18B20VHDL:inst4|Mux10~883 (inverted) " "Info: Following pins have the same output enable: DS18B20VHDL:inst4|Mux10~883 (inverted)" { { "Info" "IFIOMGR_SAME_OUTPUT_ENABLE_GROUP_SUB" "bidirectional DT 3.3-V LVTTL " "Info: Type bidirectional pin DT uses the 3.3-V LVTTL I/O standard" {  } { { "c:/altera/80/quartus/bin/pin_planner.ppl" "" { PinPlanner "c:/altera/80/quartus/bin/pin_planner.ppl" { DT } } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DT" } } } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 192 72 248 208 "DT" "" } } } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { DT } "NODE_NAME" } }  } 0 0 "Type %1!s! pin %2!s! uses the %3!s! I/O standard" 0 0 "" 0 0}  } {  } 0 0 "Following pins have the same output enable: %1!s!" 0 0 "" 0 0}  } {  } 0 0 "Following groups of pins have the same output enable" 0 0 "" 0 0}
  73. { "Info" "IRDB_WROTE_SUPPRESSED_MSGS" "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.fit.smsg " "Info: Generated suppressed messages file D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.fit.smsg" {  } {  } 0 0 "Generated suppressed messages file %1!s!" 0 0 "" 0 0}
  74. { "Info" "IQEXE_ERROR_COUNT" "Fitter 0 s 0 s Quartus II " "Info: Quartus II Fitter was successful. 0 errors, 0 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "217 " "Info: Peak virtual memory: 217 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Sat Mar 13 14:52:46 2010 " "Info: Processing ended: Sat Mar 13 14:52:46 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:05 " "Info: Elapsed time: 00:00:05" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:02 " "Info: Total CPU time (on all processors): 00:00:02" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}
  75. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  76. { "Info" "IQEXE_START_BANNER_PRODUCT" "Assembler Quartus II " "Info: Running Quartus II Assembler" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Sat Mar 13 14:52:48 2010 " "Info: Processing started: Sat Mar 13 14:52:48 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  77. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_asm --read_settings_files=off --write_settings_files=off DS18B20 -c DS18B20 " "Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off DS18B20 -c DS18B20" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  78. { "Info" "IASM_ASM_GENERATING_POWER_DATA" "" "Info: Writing out detailed assembly data for power analysis" {  } {  } 0 0 "Writing out detailed assembly data for power analysis" 0 0 "" 0 0}
  79. { "Info" "IASM_ASM_GENERATING_PROGRAMMING_FILES" "" "Info: Assembler is generating device programming files" {  } {  } 0 0 "Assembler is generating device programming files" 0 0 "" 0 0}
  80. { "Info" "IQEXE_ERROR_COUNT" "Assembler 0 s 0 s Quartus II " "Info: Quartus II Assembler was successful. 0 errors, 0 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "166 " "Info: Peak virtual memory: 166 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Sat Mar 13 14:52:50 2010 " "Info: Processing ended: Sat Mar 13 14:52:50 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:02 " "Info: Elapsed time: 00:00:02" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:01 " "Info: Total CPU time (on all processors): 00:00:01" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}
  81. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  82. { "Info" "IQEXE_START_BANNER_PRODUCT" "Classic Timing Analyzer Quartus II " "Info: Running Quartus II Classic Timing Analyzer" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Sat Mar 13 14:52:51 2010 " "Info: Processing started: Sat Mar 13 14:52:51 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  83. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_tan --read_settings_files=off --write_settings_files=off DS18B20 -c DS18B20 " "Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off DS18B20 -c DS18B20" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  84. { "Info" "IDAT_DAT_STARTED" "" "Info: Started post-fitting delay annotation" {  } {  } 0 0 "Started post-fitting delay annotation" 0 0 "" 0 0}
  85. { "Info" "IDAT_DAT_COMPLETED" "" "Info: Delay annotation completed successfully" {  } {  } 0 0 "Delay annotation completed successfully" 0 0 "" 0 0}
  86. { "Warning" "WTDB_ANALYZE_COMB_LATCHES" "" "Warning: Timing Analysis is analyzing one or more combinational loops as latches" { { "Warning" "WTDB_COMB_LATCH_NODE" "DS18B20VHDL:inst4|EOCtemp " "Warning: Node "DS18B20VHDL:inst4|EOCtemp" is a latch" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 203 -1 0 } }  } 0 0 "Node "%1!s!" is a latch" 0 0 "" 0 0}  } {  } 0 0 "Timing Analysis is analyzing one or more combinational loops as latches" 0 0 "" 0 0}
  87. { "Warning" "WTAN_NO_CLOCKS" "" "Warning: Found pins functioning as undefined clocks and/or memory enables" { { "Info" "ITAN_NODE_MAP_TO_CLK" "GCLKP1 " "Info: Assuming node "GCLKP1" is an undefined clock" {  } { { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 120 80 248 136 "GCLKP1" "" } } } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "GCLKP1" } } } }  } 0 0 "Assuming node "%1!s!" is an undefined clock" 0 0 "" 0 0} { "Info" "ITAN_NODE_MAP_TO_CLK" "RESET " "Info: Assuming node "RESET" is an undefined clock" {  } { { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 104 80 248 120 "RESET" "" } { 256 208 296 272 "RESET" "" } { 256 536 624 272 "RESET" "" } } } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "RESET" } } } }  } 0 0 "Assuming node "%1!s!" is an undefined clock" 0 0 "" 0 0}  } {  } 0 0 "Found pins functioning as undefined clocks and/or memory enables" 0 0 "" 0 0}
  88. { "Warning" "WTAN_RIPPLE_OR_GATED_CLOCKS_FOUND" "11 " "Warning: Found 11 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" { { "Info" "ITAN_RIPPLE_CLK" "DS18B20VHDL:inst4|EOCtemp " "Info: Detected ripple clock "DS18B20VHDL:inst4|EOCtemp" as buffer" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 203 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|EOCtemp" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "DS18B20VHDL:inst4|LessThan2~81 " "Info: Detected gated clock "DS18B20VHDL:inst4|LessThan2~81" as buffer" {  } { { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" 1509 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|LessThan2~81" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "DS18B20VHDL:inst4|CLKCNT[4] " "Info: Detected ripple clock "DS18B20VHDL:inst4|CLKCNT[4]" as buffer" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|CLKCNT[4]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "DS18B20VHDL:inst4|CLKCNT[1] " "Info: Detected ripple clock "DS18B20VHDL:inst4|CLKCNT[1]" as buffer" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|CLKCNT[1]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "DS18B20VHDL:inst4|CLKCNT[2] " "Info: Detected ripple clock "DS18B20VHDL:inst4|CLKCNT[2]" as buffer" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|CLKCNT[2]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "DS18B20VHDL:inst4|CLKCNT[3] " "Info: Detected ripple clock "DS18B20VHDL:inst4|CLKCNT[3]" as buffer" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|CLKCNT[3]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "DS18B20VHDL:inst4|CLKCNT[5] " "Info: Detected ripple clock "DS18B20VHDL:inst4|CLKCNT[5]" as buffer" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|CLKCNT[5]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst|Period1uS " "Info: Detected ripple clock "Frequency:inst|Period1uS" as buffer" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 53 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst|Period1uS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "DS18B20VHDL:inst4|LessThan2 " "Info: Detected gated clock "DS18B20VHDL:inst4|LessThan2" as buffer" {  } { { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" 1509 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "DS18B20VHDL:inst4|LessThan2" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst|Period1mS " "Info: Detected ripple clock "Frequency:inst|Period1mS" as buffer" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 39 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst|Period1mS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst|ClockScan " "Info: Detected ripple clock "Frequency:inst|ClockScan" as buffer" {  } { { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 27 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst|ClockScan" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0}  } {  } 0 0 "Found %1!d! node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" 0 0 "" 0 0}
  89. { "Info" "ITDB_FULL_CLOCK_REG_RESULT" "GCLKP1 register DS18B20VHDL:inst4|Count[1] register DS18B20VHDL:inst4|DATA[9] 59.87 MHz 16.704 ns Internal " "Info: Clock "GCLKP1" has Internal fmax of 59.87 MHz between source register "DS18B20VHDL:inst4|Count[1]" and destination register "DS18B20VHDL:inst4|DATA[9]" (period= 16.704 ns)" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "9.198 ns + Longest register register " "Info: + Longest register to register delay is 9.198 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns DS18B20VHDL:inst4|Count[1] 1 REG LC_X6_Y4_N6 15 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X6_Y4_N6; Fanout = 15; REG Node = 'DS18B20VHDL:inst4|Count[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { DS18B20VHDL:inst4|Count[1] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 101 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.392 ns) + CELL(0.511 ns) 1.903 ns DS18B20VHDL:inst4|LessThan4~54 2 COMB LC_X7_Y4_N2 2 " "Info: 2: + IC(1.392 ns) + CELL(0.511 ns) = 1.903 ns; Loc. = LC_X7_Y4_N2; Fanout = 2; COMB Node = 'DS18B20VHDL:inst4|LessThan4~54'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.903 ns" { DS18B20VHDL:inst4|Count[1] DS18B20VHDL:inst4|LessThan4~54 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 137 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.729 ns) + CELL(0.200 ns) 2.832 ns DS18B20VHDL:inst4|Mux10~877 3 COMB LC_X7_Y4_N0 1 " "Info: 3: + IC(0.729 ns) + CELL(0.200 ns) = 2.832 ns; Loc. = LC_X7_Y4_N0; Fanout = 1; COMB Node = 'DS18B20VHDL:inst4|Mux10~877'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.929 ns" { DS18B20VHDL:inst4|LessThan4~54 DS18B20VHDL:inst4|Mux10~877 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 159 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.305 ns) + CELL(0.200 ns) 3.337 ns DS18B20VHDL:inst4|Mux10~884 4 COMB LC_X7_Y4_N1 1 " "Info: 4: + IC(0.305 ns) + CELL(0.200 ns) = 3.337 ns; Loc. = LC_X7_Y4_N1; Fanout = 1; COMB Node = 'DS18B20VHDL:inst4|Mux10~884'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.505 ns" { DS18B20VHDL:inst4|Mux10~877 DS18B20VHDL:inst4|Mux10~884 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 159 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.731 ns) + CELL(0.200 ns) 4.268 ns DS18B20VHDL:inst4|Mux10~885 5 COMB LC_X7_Y4_N4 2 " "Info: 5: + IC(0.731 ns) + CELL(0.200 ns) = 4.268 ns; Loc. = LC_X7_Y4_N4; Fanout = 2; COMB Node = 'DS18B20VHDL:inst4|Mux10~885'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.931 ns" { DS18B20VHDL:inst4|Mux10~884 DS18B20VHDL:inst4|Mux10~885 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 159 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.799 ns) + CELL(0.511 ns) 5.578 ns DS18B20VHDL:inst4|Mux10~883 6 COMB LC_X7_Y4_N6 6 " "Info: 6: + IC(0.799 ns) + CELL(0.511 ns) = 5.578 ns; Loc. = LC_X7_Y4_N6; Fanout = 6; COMB Node = 'DS18B20VHDL:inst4|Mux10~883'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.310 ns" { DS18B20VHDL:inst4|Mux10~885 DS18B20VHDL:inst4|Mux10~883 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 159 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.085 ns) + CELL(0.200 ns) 7.863 ns DS18B20VHDL:inst4|DATA[9]~484 7 COMB LC_X7_Y6_N8 1 " "Info: 7: + IC(2.085 ns) + CELL(0.200 ns) = 7.863 ns; Loc. = LC_X7_Y6_N8; Fanout = 1; COMB Node = 'DS18B20VHDL:inst4|DATA[9]~484'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.285 ns" { DS18B20VHDL:inst4|Mux10~883 DS18B20VHDL:inst4|DATA[9]~484 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.744 ns) + CELL(0.591 ns) 9.198 ns DS18B20VHDL:inst4|DATA[9] 8 REG LC_X7_Y6_N0 1 " "Info: 8: + IC(0.744 ns) + CELL(0.591 ns) = 9.198 ns; Loc. = LC_X7_Y6_N0; Fanout = 1; REG Node = 'DS18B20VHDL:inst4|DATA[9]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.335 ns" { DS18B20VHDL:inst4|DATA[9]~484 DS18B20VHDL:inst4|DATA[9] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.413 ns ( 26.23 % ) " "Info: Total cell delay = 2.413 ns ( 26.23 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "6.785 ns ( 73.77 % ) " "Info: Total interconnect delay = 6.785 ns ( 73.77 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.198 ns" { DS18B20VHDL:inst4|Count[1] DS18B20VHDL:inst4|LessThan4~54 DS18B20VHDL:inst4|Mux10~877 DS18B20VHDL:inst4|Mux10~884 DS18B20VHDL:inst4|Mux10~885 DS18B20VHDL:inst4|Mux10~883 DS18B20VHDL:inst4|DATA[9]~484 DS18B20VHDL:inst4|DATA[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.198 ns" { DS18B20VHDL:inst4|Count[1] {} DS18B20VHDL:inst4|LessThan4~54 {} DS18B20VHDL:inst4|Mux10~877 {} DS18B20VHDL:inst4|Mux10~884 {} DS18B20VHDL:inst4|Mux10~885 {} DS18B20VHDL:inst4|Mux10~883 {} DS18B20VHDL:inst4|DATA[9]~484 {} DS18B20VHDL:inst4|DATA[9] {} } { 0.000ns 1.392ns 0.729ns 0.305ns 0.731ns 0.799ns 2.085ns 0.744ns } { 0.000ns 0.511ns 0.200ns 0.200ns 0.200ns 0.511ns 0.200ns 0.591ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "1.555 ns - Smallest " "Info: - Smallest clock skew is 1.555 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 destination 15.416 ns + Shortest register " "Info: + Shortest clock path from clock "GCLKP1" to destination register is 15.416 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 120 80 248 136 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst|Period1uS 2 REG LC_X10_Y3_N9 17 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X10_Y3_N9; Fanout = 17; REG Node = 'Frequency:inst|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 53 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.867 ns) + CELL(1.294 ns) 8.218 ns DS18B20VHDL:inst4|CLKCNT[1] 3 REG LC_X9_Y4_N0 5 " "Info: 3: + IC(2.867 ns) + CELL(1.294 ns) = 8.218 ns; Loc. = LC_X9_Y4_N0; Fanout = 5; REG Node = 'DS18B20VHDL:inst4|CLKCNT[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.161 ns" { Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[1] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.519 ns) + CELL(0.200 ns) 11.937 ns DS18B20VHDL:inst4|LessThan2 4 COMB LC_X8_Y4_N6 8 " "Info: 4: + IC(3.519 ns) + CELL(0.200 ns) = 11.937 ns; Loc. = LC_X8_Y4_N6; Fanout = 8; COMB Node = 'DS18B20VHDL:inst4|LessThan2'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.719 ns" { DS18B20VHDL:inst4|CLKCNT[1] DS18B20VHDL:inst4|LessThan2 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" 1509 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.561 ns) + CELL(0.918 ns) 15.416 ns DS18B20VHDL:inst4|DATA[9] 5 REG LC_X7_Y6_N0 1 " "Info: 5: + IC(2.561 ns) + CELL(0.918 ns) = 15.416 ns; Loc. = LC_X7_Y6_N0; Fanout = 1; REG Node = 'DS18B20VHDL:inst4|DATA[9]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.479 ns" { DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[9] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "4.869 ns ( 31.58 % ) " "Info: Total cell delay = 4.869 ns ( 31.58 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "10.547 ns ( 68.42 % ) " "Info: Total interconnect delay = 10.547 ns ( 68.42 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "15.416 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[1] DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "15.416 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[1] {} DS18B20VHDL:inst4|LessThan2 {} DS18B20VHDL:inst4|DATA[9] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.519ns 2.561ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 source 13.861 ns - Longest register " "Info: - Longest clock path from clock "GCLKP1" to source register is 13.861 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 120 80 248 136 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst|Period1uS 2 REG LC_X10_Y3_N9 17 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X10_Y3_N9; Fanout = 17; REG Node = 'Frequency:inst|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 53 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.867 ns) + CELL(1.294 ns) 8.218 ns DS18B20VHDL:inst4|CLKCNT[5] 3 REG LC_X9_Y4_N4 11 " "Info: 3: + IC(2.867 ns) + CELL(1.294 ns) = 8.218 ns; Loc. = LC_X9_Y4_N4; Fanout = 11; REG Node = 'DS18B20VHDL:inst4|CLKCNT[5]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.161 ns" { Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[5] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.725 ns) + CELL(0.918 ns) 13.861 ns DS18B20VHDL:inst4|Count[1] 4 REG LC_X6_Y4_N6 15 " "Info: 4: + IC(4.725 ns) + CELL(0.918 ns) = 13.861 ns; Loc. = LC_X6_Y4_N6; Fanout = 15; REG Node = 'DS18B20VHDL:inst4|Count[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.643 ns" { DS18B20VHDL:inst4|CLKCNT[5] DS18B20VHDL:inst4|Count[1] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 101 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "4.669 ns ( 33.68 % ) " "Info: Total cell delay = 4.669 ns ( 33.68 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "9.192 ns ( 66.32 % ) " "Info: Total interconnect delay = 9.192 ns ( 66.32 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "13.861 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[5] DS18B20VHDL:inst4|Count[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "13.861 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[5] {} DS18B20VHDL:inst4|Count[1] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 4.725ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "15.416 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[1] DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "15.416 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[1] {} DS18B20VHDL:inst4|LessThan2 {} DS18B20VHDL:inst4|DATA[9] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.519ns 2.561ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "13.861 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[5] DS18B20VHDL:inst4|Count[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "13.861 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[5] {} DS18B20VHDL:inst4|Count[1] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 4.725ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 101 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_INVERTED_CLOCK_FOUND" "" "Info: Delay path is controlled by inverted clocks -- if clock duty cycle is 50%, fmax is divided by two" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 101 -1 0 } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "Delay path is controlled by inverted clocks -- if clock duty cycle is 50%, fmax is divided by two" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.198 ns" { DS18B20VHDL:inst4|Count[1] DS18B20VHDL:inst4|LessThan4~54 DS18B20VHDL:inst4|Mux10~877 DS18B20VHDL:inst4|Mux10~884 DS18B20VHDL:inst4|Mux10~885 DS18B20VHDL:inst4|Mux10~883 DS18B20VHDL:inst4|DATA[9]~484 DS18B20VHDL:inst4|DATA[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.198 ns" { DS18B20VHDL:inst4|Count[1] {} DS18B20VHDL:inst4|LessThan4~54 {} DS18B20VHDL:inst4|Mux10~877 {} DS18B20VHDL:inst4|Mux10~884 {} DS18B20VHDL:inst4|Mux10~885 {} DS18B20VHDL:inst4|Mux10~883 {} DS18B20VHDL:inst4|DATA[9]~484 {} DS18B20VHDL:inst4|DATA[9] {} } { 0.000ns 1.392ns 0.729ns 0.305ns 0.731ns 0.799ns 2.085ns 0.744ns } { 0.000ns 0.511ns 0.200ns 0.200ns 0.200ns 0.511ns 0.200ns 0.591ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "15.416 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[1] DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "15.416 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[1] {} DS18B20VHDL:inst4|LessThan2 {} DS18B20VHDL:inst4|DATA[9] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.519ns 2.561ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "13.861 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[5] DS18B20VHDL:inst4|Count[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "13.861 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[5] {} DS18B20VHDL:inst4|Count[1] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 4.725ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "Clock "%1!s!" has %8!s! fmax of %6!s! between source %2!s! "%3!s!" and destination %4!s! "%5!s!" (period= %7!s!)" 0 0 "" 0 0}
  90. { "Info" "ITDB_TSU_RESULT" "DS18B20VHDL:inst4|DATA[7] DT GCLKP1 -5.913 ns register " "Info: tsu for register "DS18B20VHDL:inst4|DATA[7]" (data pin = "DT", clock pin = "GCLKP1") is -5.913 ns" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "9.122 ns + Longest pin register " "Info: + Longest pin to register delay is 9.122 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns DT 1 PIN PIN_33 1 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PIN_33; Fanout = 1; PIN Node = 'DT'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { DT } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 192 72 248 208 "DT" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns DT~0 2 COMB IOC_X6_Y3_N3 6 " "Info: 2: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = IOC_X6_Y3_N3; Fanout = 6; COMB Node = 'DT~0'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.132 ns" { DT DT~0 } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 192 72 248 208 "DT" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(5.909 ns) + CELL(0.511 ns) 7.552 ns DS18B20VHDL:inst4|DATA[7]~477 3 COMB LC_X7_Y4_N7 1 " "Info: 3: + IC(5.909 ns) + CELL(0.511 ns) = 7.552 ns; Loc. = LC_X7_Y4_N7; Fanout = 1; COMB Node = 'DS18B20VHDL:inst4|DATA[7]~477'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.420 ns" { DT~0 DS18B20VHDL:inst4|DATA[7]~477 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.766 ns) + CELL(0.804 ns) 9.122 ns DS18B20VHDL:inst4|DATA[7] 4 REG LC_X7_Y4_N8 1 " "Info: 4: + IC(0.766 ns) + CELL(0.804 ns) = 9.122 ns; Loc. = LC_X7_Y4_N8; Fanout = 1; REG Node = 'DS18B20VHDL:inst4|DATA[7]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.570 ns" { DS18B20VHDL:inst4|DATA[7]~477 DS18B20VHDL:inst4|DATA[7] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.447 ns ( 26.83 % ) " "Info: Total cell delay = 2.447 ns ( 26.83 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "6.675 ns ( 73.17 % ) " "Info: Total interconnect delay = 6.675 ns ( 73.17 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.122 ns" { DT DT~0 DS18B20VHDL:inst4|DATA[7]~477 DS18B20VHDL:inst4|DATA[7] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.122 ns" { DT {} DT~0 {} DS18B20VHDL:inst4|DATA[7]~477 {} DS18B20VHDL:inst4|DATA[7] {} } { 0.000ns 0.000ns 5.909ns 0.766ns } { 0.000ns 1.132ns 0.511ns 0.804ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 destination 15.368 ns - Shortest register " "Info: - Shortest clock path from clock "GCLKP1" to destination register is 15.368 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 120 80 248 136 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst|Period1uS 2 REG LC_X10_Y3_N9 17 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X10_Y3_N9; Fanout = 17; REG Node = 'Frequency:inst|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 53 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.867 ns) + CELL(1.294 ns) 8.218 ns DS18B20VHDL:inst4|CLKCNT[1] 3 REG LC_X9_Y4_N0 5 " "Info: 3: + IC(2.867 ns) + CELL(1.294 ns) = 8.218 ns; Loc. = LC_X9_Y4_N0; Fanout = 5; REG Node = 'DS18B20VHDL:inst4|CLKCNT[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.161 ns" { Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[1] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.519 ns) + CELL(0.200 ns) 11.937 ns DS18B20VHDL:inst4|LessThan2 4 COMB LC_X8_Y4_N6 8 " "Info: 4: + IC(3.519 ns) + CELL(0.200 ns) = 11.937 ns; Loc. = LC_X8_Y4_N6; Fanout = 8; COMB Node = 'DS18B20VHDL:inst4|LessThan2'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.719 ns" { DS18B20VHDL:inst4|CLKCNT[1] DS18B20VHDL:inst4|LessThan2 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" 1509 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.513 ns) + CELL(0.918 ns) 15.368 ns DS18B20VHDL:inst4|DATA[7] 5 REG LC_X7_Y4_N8 1 " "Info: 5: + IC(2.513 ns) + CELL(0.918 ns) = 15.368 ns; Loc. = LC_X7_Y4_N8; Fanout = 1; REG Node = 'DS18B20VHDL:inst4|DATA[7]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.431 ns" { DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[7] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "4.869 ns ( 31.68 % ) " "Info: Total cell delay = 4.869 ns ( 31.68 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "10.499 ns ( 68.32 % ) " "Info: Total interconnect delay = 10.499 ns ( 68.32 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "15.368 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[1] DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[7] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "15.368 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[1] {} DS18B20VHDL:inst4|LessThan2 {} DS18B20VHDL:inst4|DATA[7] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.519ns 2.513ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.122 ns" { DT DT~0 DS18B20VHDL:inst4|DATA[7]~477 DS18B20VHDL:inst4|DATA[7] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.122 ns" { DT {} DT~0 {} DS18B20VHDL:inst4|DATA[7]~477 {} DS18B20VHDL:inst4|DATA[7] {} } { 0.000ns 0.000ns 5.909ns 0.766ns } { 0.000ns 1.132ns 0.511ns 0.804ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "15.368 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[1] DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[7] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "15.368 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[1] {} DS18B20VHDL:inst4|LessThan2 {} DS18B20VHDL:inst4|DATA[7] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.519ns 2.513ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } }  } 0 0 "tsu for %5!s! "%1!s!" (data pin = "%2!s!", clock pin = "%3!s!") is %4!s!" 0 0 "" 0 0}
  91. { "Info" "ITDB_FULL_TCO_RESULT" "GCLKP1 LEDOUT[4] LED4:inst2|Refresh[1] 26.302 ns register " "Info: tco from clock "GCLKP1" to destination pin "LEDOUT[4]" through register "LED4:inst2|Refresh[1]" is 26.302 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 source 16.237 ns + Longest register " "Info: + Longest clock path from clock "GCLKP1" to source register is 16.237 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 120 80 248 136 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst|Period1uS 2 REG LC_X10_Y3_N9 17 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X10_Y3_N9; Fanout = 17; REG Node = 'Frequency:inst|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 53 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.867 ns) + CELL(1.294 ns) 8.218 ns Frequency:inst|Period1mS 3 REG LC_X10_Y6_N6 12 " "Info: 3: + IC(2.867 ns) + CELL(1.294 ns) = 8.218 ns; Loc. = LC_X10_Y6_N6; Fanout = 12; REG Node = 'Frequency:inst|Period1mS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.161 ns" { Frequency:inst|Period1uS Frequency:inst|Period1mS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 39 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.760 ns) + CELL(1.294 ns) 13.272 ns Frequency:inst|ClockScan 4 REG LC_X10_Y4_N0 2 " "Info: 4: + IC(3.760 ns) + CELL(1.294 ns) = 13.272 ns; Loc. = LC_X10_Y4_N0; Fanout = 2; REG Node = 'Frequency:inst|ClockScan'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.054 ns" { Frequency:inst|Period1mS Frequency:inst|ClockScan } "NODE_NAME" } } { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 27 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.047 ns) + CELL(0.918 ns) 16.237 ns LED4:inst2|Refresh[1] 5 REG LC_X11_Y5_N7 16 " "Info: 5: + IC(2.047 ns) + CELL(0.918 ns) = 16.237 ns; Loc. = LC_X11_Y5_N7; Fanout = 16; REG Node = 'LED4:inst2|Refresh[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.965 ns" { Frequency:inst|ClockScan LED4:inst2|Refresh[1] } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 87 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "5.963 ns ( 36.72 % ) " "Info: Total cell delay = 5.963 ns ( 36.72 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "10.274 ns ( 63.28 % ) " "Info: Total interconnect delay = 10.274 ns ( 63.28 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "16.237 ns" { GCLKP1 Frequency:inst|Period1uS Frequency:inst|Period1mS Frequency:inst|ClockScan LED4:inst2|Refresh[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "16.237 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} Frequency:inst|Period1mS {} Frequency:inst|ClockScan {} LED4:inst2|Refresh[1] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.760ns 2.047ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } { { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 87 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "9.689 ns + Longest register pin " "Info: + Longest register to pin delay is 9.689 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns LED4:inst2|Refresh[1] 1 REG LC_X11_Y5_N7 16 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X11_Y5_N7; Fanout = 16; REG Node = 'LED4:inst2|Refresh[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { LED4:inst2|Refresh[1] } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 87 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.035 ns) + CELL(0.740 ns) 1.775 ns LED4:inst2|LED[0]~164 2 COMB LC_X11_Y5_N4 7 " "Info: 2: + IC(1.035 ns) + CELL(0.740 ns) = 1.775 ns; Loc. = LC_X11_Y5_N4; Fanout = 7; COMB Node = 'LED4:inst2|LED[0]~164'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.775 ns" { LED4:inst2|Refresh[1] LED4:inst2|LED[0]~164 } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 38 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.867 ns) + CELL(0.914 ns) 4.556 ns LED4:inst2|Mux2~25 3 COMB LC_X8_Y5_N9 1 " "Info: 3: + IC(1.867 ns) + CELL(0.914 ns) = 4.556 ns; Loc. = LC_X8_Y5_N9; Fanout = 1; COMB Node = 'LED4:inst2|Mux2~25'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.781 ns" { LED4:inst2|LED[0]~164 LED4:inst2|Mux2~25 } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 57 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.723 ns) + CELL(0.200 ns) 5.479 ns LED4:inst2|LEDOut[4]~104 4 COMB LC_X8_Y5_N2 1 " "Info: 4: + IC(0.723 ns) + CELL(0.200 ns) = 5.479 ns; Loc. = LC_X8_Y5_N2; Fanout = 1; COMB Node = 'LED4:inst2|LEDOut[4]~104'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.923 ns" { LED4:inst2|Mux2~25 LED4:inst2|LEDOut[4]~104 } "NODE_NAME" } } { "LED4.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/LED4.vhd" 29 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.888 ns) + CELL(2.322 ns) 9.689 ns LEDOUT[4] 5 PIN PIN_84 0 " "Info: 5: + IC(1.888 ns) + CELL(2.322 ns) = 9.689 ns; Loc. = PIN_84; Fanout = 0; PIN Node = 'LEDOUT[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.210 ns" { LED4:inst2|LEDOut[4]~104 LEDOUT[4] } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 280 864 1040 296 "LEDOUT[7..0]" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "4.176 ns ( 43.10 % ) " "Info: Total cell delay = 4.176 ns ( 43.10 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "5.513 ns ( 56.90 % ) " "Info: Total interconnect delay = 5.513 ns ( 56.90 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.689 ns" { LED4:inst2|Refresh[1] LED4:inst2|LED[0]~164 LED4:inst2|Mux2~25 LED4:inst2|LEDOut[4]~104 LEDOUT[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.689 ns" { LED4:inst2|Refresh[1] {} LED4:inst2|LED[0]~164 {} LED4:inst2|Mux2~25 {} LED4:inst2|LEDOut[4]~104 {} LEDOUT[4] {} } { 0.000ns 1.035ns 1.867ns 0.723ns 1.888ns } { 0.000ns 0.740ns 0.914ns 0.200ns 2.322ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "16.237 ns" { GCLKP1 Frequency:inst|Period1uS Frequency:inst|Period1mS Frequency:inst|ClockScan LED4:inst2|Refresh[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "16.237 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} Frequency:inst|Period1mS {} Frequency:inst|ClockScan {} LED4:inst2|Refresh[1] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.760ns 2.047ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.689 ns" { LED4:inst2|Refresh[1] LED4:inst2|LED[0]~164 LED4:inst2|Mux2~25 LED4:inst2|LEDOut[4]~104 LEDOUT[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.689 ns" { LED4:inst2|Refresh[1] {} LED4:inst2|LED[0]~164 {} LED4:inst2|Mux2~25 {} LED4:inst2|LEDOut[4]~104 {} LEDOUT[4] {} } { 0.000ns 1.035ns 1.867ns 0.723ns 1.888ns } { 0.000ns 0.740ns 0.914ns 0.200ns 2.322ns } "" } }  } 0 0 "tco from clock "%1!s!" to destination pin "%2!s!" through %5!s! "%3!s!" is %4!s!" 0 0 "" 0 0}
  92. { "Info" "ITDB_TH_RESULT" "DS18B20VHDL:inst4|DATA[6] DT GCLKP1 9.089 ns register " "Info: th for register "DS18B20VHDL:inst4|DATA[6]" (data pin = "DT", clock pin = "GCLKP1") is 9.089 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 destination 15.871 ns + Longest register " "Info: + Longest clock path from clock "GCLKP1" to destination register is 15.871 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 120 80 248 136 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst|Period1uS 2 REG LC_X10_Y3_N9 17 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X10_Y3_N9; Fanout = 17; REG Node = 'Frequency:inst|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/Frequency.vhd" 53 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.867 ns) + CELL(1.294 ns) 8.218 ns DS18B20VHDL:inst4|CLKCNT[3] 3 REG LC_X9_Y4_N2 6 " "Info: 3: + IC(2.867 ns) + CELL(1.294 ns) = 8.218 ns; Loc. = LC_X9_Y4_N2; Fanout = 6; REG Node = 'DS18B20VHDL:inst4|CLKCNT[3]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.161 ns" { Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[3] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 73 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.507 ns) + CELL(0.740 ns) 12.465 ns DS18B20VHDL:inst4|LessThan2 4 COMB LC_X8_Y4_N6 8 " "Info: 4: + IC(3.507 ns) + CELL(0.740 ns) = 12.465 ns; Loc. = LC_X8_Y4_N6; Fanout = 8; COMB Node = 'DS18B20VHDL:inst4|LessThan2'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.247 ns" { DS18B20VHDL:inst4|CLKCNT[3] DS18B20VHDL:inst4|LessThan2 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_arit.vhd" 1509 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.488 ns) + CELL(0.918 ns) 15.871 ns DS18B20VHDL:inst4|DATA[6] 5 REG LC_X4_Y4_N9 1 " "Info: 5: + IC(2.488 ns) + CELL(0.918 ns) = 15.871 ns; Loc. = LC_X4_Y4_N9; Fanout = 1; REG Node = 'DS18B20VHDL:inst4|DATA[6]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.406 ns" { DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[6] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "5.409 ns ( 34.08 % ) " "Info: Total cell delay = 5.409 ns ( 34.08 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "10.462 ns ( 65.92 % ) " "Info: Total interconnect delay = 10.462 ns ( 65.92 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "15.871 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[3] DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "15.871 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[3] {} DS18B20VHDL:inst4|LessThan2 {} DS18B20VHDL:inst4|DATA[6] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.507ns 2.488ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.740ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TH_DELAY" "0.221 ns + " "Info: + Micro hold delay of destination is 0.221 ns" {  } { { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%2!c! Micro hold delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "7.003 ns - Shortest pin register " "Info: - Shortest pin to register delay is 7.003 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns DT 1 PIN PIN_33 1 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PIN_33; Fanout = 1; PIN Node = 'DT'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { DT } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 192 72 248 208 "DT" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns DT~0 2 COMB IOC_X6_Y3_N3 6 " "Info: 2: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = IOC_X6_Y3_N3; Fanout = 6; COMB Node = 'DT~0'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.132 ns" { DT DT~0 } "NODE_NAME" } } { "DS18B20.bdf" "" { Schematic "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20.bdf" { { 192 72 248 208 "DT" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.235 ns) + CELL(0.740 ns) 6.107 ns DS18B20VHDL:inst4|DATA[6]~475 3 COMB LC_X4_Y4_N8 1 " "Info: 3: + IC(4.235 ns) + CELL(0.740 ns) = 6.107 ns; Loc. = LC_X4_Y4_N8; Fanout = 1; COMB Node = 'DS18B20VHDL:inst4|DATA[6]~475'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.975 ns" { DT~0 DS18B20VHDL:inst4|DATA[6]~475 } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.305 ns) + CELL(0.591 ns) 7.003 ns DS18B20VHDL:inst4|DATA[6] 4 REG LC_X4_Y4_N9 1 " "Info: 4: + IC(0.305 ns) + CELL(0.591 ns) = 7.003 ns; Loc. = LC_X4_Y4_N9; Fanout = 1; REG Node = 'DS18B20VHDL:inst4|DATA[6]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.896 ns" { DS18B20VHDL:inst4|DATA[6]~475 DS18B20VHDL:inst4|DATA[6] } "NODE_NAME" } } { "DS18B20VHDL.vhd" "" { Text "D:/ICDev_CPLD开发板资料/cpld/Code Example/MAX_II_EPM570/EPM570_VHDL/Quartus_V8.0/DS18B20/DS18B20VHDL.vhd" 209 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.463 ns ( 35.17 % ) " "Info: Total cell delay = 2.463 ns ( 35.17 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.540 ns ( 64.83 % ) " "Info: Total interconnect delay = 4.540 ns ( 64.83 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.003 ns" { DT DT~0 DS18B20VHDL:inst4|DATA[6]~475 DS18B20VHDL:inst4|DATA[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.003 ns" { DT {} DT~0 {} DS18B20VHDL:inst4|DATA[6]~475 {} DS18B20VHDL:inst4|DATA[6] {} } { 0.000ns 0.000ns 4.235ns 0.305ns } { 0.000ns 1.132ns 0.740ns 0.591ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "15.871 ns" { GCLKP1 Frequency:inst|Period1uS DS18B20VHDL:inst4|CLKCNT[3] DS18B20VHDL:inst4|LessThan2 DS18B20VHDL:inst4|DATA[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "15.871 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst|Period1uS {} DS18B20VHDL:inst4|CLKCNT[3] {} DS18B20VHDL:inst4|LessThan2 {} DS18B20VHDL:inst4|DATA[6] {} } { 0.000ns 0.000ns 1.600ns 2.867ns 3.507ns 2.488ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.740ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.003 ns" { DT DT~0 DS18B20VHDL:inst4|DATA[6]~475 DS18B20VHDL:inst4|DATA[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.003 ns" { DT {} DT~0 {} DS18B20VHDL:inst4|DATA[6]~475 {} DS18B20VHDL:inst4|DATA[6] {} } { 0.000ns 0.000ns 4.235ns 0.305ns } { 0.000ns 1.132ns 0.740ns 0.591ns } "" } }  } 0 0 "th for %5!s! "%1!s!" (data pin = "%2!s!", clock pin = "%3!s!") is %4!s!" 0 0 "" 0 0}
  93. { "Info" "IQEXE_ERROR_COUNT" "Classic Timing Analyzer 0 s 4 s Quartus II " "Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 4 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "158 " "Info: Peak virtual memory: 158 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Sat Mar 13 14:52:53 2010 " "Info: Processing ended: Sat Mar 13 14:52:53 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:02 " "Info: Elapsed time: 00:00:02" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:02 " "Info: Total CPU time (on all processors): 00:00:02" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}
  94. { "Info" "IFLOW_ERROR_COUNT" "Full Compilation 0 s 11 s " "Info: Quartus II Full Compilation was successful. 0 errors, 11 warnings" {  } {  } 0 0 "Quartus II %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}