sign_div_unsign_qhg.tdf
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上传日期:2022-08-09
资源大小:592k
文件大小:2k
源码类别:

VHDL/FPGA/Verilog

开发平台:

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  1. --sign_div_unsign DEN_REPRESENTATION="UNSIGNED" DEN_WIDTH=8 LPM_PIPELINE=0 MAXIMIZE_SPEED=5 NUM_REPRESENTATION="UNSIGNED" NUM_WIDTH=8 denominator numerator quotient remainder
  2. --VERSION_BEGIN 5.1 cbx_cycloneii 2005:08:30:10:31:44:SJ cbx_lpm_abs 2005:08:17:17:24:32:SJ cbx_lpm_add_sub 2005:09:30:12:13:06:SJ cbx_lpm_divide 2005:03:24:20:40:32:SJ cbx_mgl 2005:10:09:07:39:04:SJ cbx_stratix 2005:10:07:15:53:08:SJ cbx_stratixii 2005:07:27:05:50:56:SJ cbx_util_mgl 2005:09:13:05:23:22:SJ  VERSION_END
  3. --  Copyright (C) 1991-2005 Altera Corporation
  4. --  Your use of Altera Corporation's design tools, logic functions 
  5. --  and other software and tools, and its AMPP partner logic 
  6. --  functions, and any output files any of the foregoing 
  7. --  (including device programming or simulation files), and any 
  8. --  associated documentation or information are expressly subject 
  9. --  to the terms and conditions of the Altera Program License 
  10. --  Subscription Agreement, Altera MegaCore Function License 
  11. --  Agreement, or other applicable license agreement, including, 
  12. --  without limitation, that your use is for the sole purpose of 
  13. --  programming logic devices manufactured by Altera and sold by 
  14. --  Altera or its authorized distributors.  Please refer to the 
  15. --  applicable agreement for further details.
  16. FUNCTION alt_u_div_4gd (denominator[7..0], numerator[7..0])
  17. RETURNS ( den_out[7..0], quotient[7..0], remainder[7..0]);
  18. FUNCTION add_sub_558 (cin, dataa[7..0], datab[7..0])
  19. RETURNS ( result[7..0]);
  20. --synthesis_resources = lut 42 
  21. SUBDESIGN sign_div_unsign_qhg
  22. denominator[7..0] : input;
  23. numerator[7..0] : input;
  24. quotient[7..0] : output;
  25. remainder[7..0] : output;
  26. VARIABLE 
  27. divider : alt_u_div_4gd;
  28. adder : add_sub_558;
  29. gnd_wire : WIRE;
  30. norm_num[7..0] : WIRE;
  31. protect_quotient[7..0] : WIRE;
  32. protect_remainder[7..0] : WIRE;
  33. BEGIN 
  34. divider.denominator[] = denominator[];
  35. divider.numerator[] = norm_num[];
  36. adder.cin = gnd_wire;
  37. adder.dataa[] = denominator[];
  38. adder.datab[] = protect_remainder[];
  39. gnd_wire = B"0";
  40. norm_num[] = numerator[];
  41. protect_quotient[] = divider.quotient[];
  42. protect_remainder[] = divider.remainder[];
  43. quotient[] = protect_quotient[];
  44. remainder[] = protect_remainder[];
  45. END;
  46. --VALID FILE