VHDL/FPGA/Verilog

开发平台：

Others

sign_div_unsign_bkh.tdf：源码内容

							--sign_div_unsign DEN_REPRESENTATION="UNSIGNED" DEN_WIDTH=4 LPM_PIPELINE=0 MAXIMIZE_SPEED=5 NUM_REPRESENTATION="UNSIGNED" NUM_WIDTH=8 SKIP_BITS=0 denominator numerator quotient remainder
--VERSION_BEGIN 8.0 cbx_cycloneii 2008:02:23:252825 cbx_lpm_abs 2008:02:23:252825 cbx_lpm_add_sub 2008:03:09:257947 cbx_lpm_divide 2008:03:31:268907 cbx_mgl 2008:04:11:273944 cbx_stratix 2008:02:23:252825 cbx_stratixii 2008:02:23:252825 cbx_util_mgl 2008:04:15:275689  VERSION_END
-- Copyright (C) 1991-2008 Altera Corporation
--  Your use of Altera Corporation's design tools, logic functions 
--  and other software and tools, and its AMPP partner logic 
--  functions, and any output files from any of the foregoing 
--  (including device programming or simulation files), and any 
--  associated documentation or information are expressly subject 
--  to the terms and conditions of the Altera Program License 
--  Subscription Agreement, Altera MegaCore Function License 
--  Agreement, or other applicable license agreement, including, 
--  without limitation, that your use is for the sole purpose of 
--  programming logic devices manufactured by Altera and sold by 
--  Altera or its authorized distributors.  Please refer to the 
--  applicable agreement for further details.
FUNCTION alt_u_div_hie (denominator[3..0], numerator[7..0])
RETURNS ( quotient[7..0], remainder[3..0]);
--synthesis_resources = lut 27 
SUBDESIGN sign_div_unsign_bkh
( 
	denominator[3..0]	:	input;
	numerator[7..0]	:	input;
	quotient[7..0]	:	output;
	remainder[3..0]	:	output;
) 
VARIABLE 
	divider : alt_u_div_hie;
	norm_num[7..0]	: WIRE;
	protect_quotient[7..0]	: WIRE;
	protect_remainder[3..0]	: WIRE;
BEGIN 
	divider.denominator[] = denominator[];
	divider.numerator[] = norm_num[];
	norm_num[] = numerator[];
	protect_quotient[] = divider.quotient[];
	protect_remainder[] = divider.remainder[];
	quotient[] = protect_quotient[];
	remainder[] = protect_remainder[];
END;
--VALID FILE

						