VHDL/FPGA/Verilog

开发平台：

Others

DS18B20.fit.smsg：源码内容

							Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Moving registers into LUTs to improve timing and density
Extra Info: Finished moving registers into LUTs: elapsed time is 00:00:00

						