开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
Light.tan.qmsg
资源名称：LED8.rar　[点击查看]
上传用户：sunkay99
上传日期：2022-08-09
资源大小：204k
文件大小：45k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Others

Light.tan.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Classic Timing Analyzer Quartus II " "Info: Running Quartus II Classic Timing Analyzer" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Thu Jun 11 23:37:36 2009 " "Info: Processing started: Thu Jun 11 23:37:36 2009" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_tan --read_settings_files=off --write_settings_files=off Light -c Light " "Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off Light -c Light" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  4. { "Info" "IDAT_DAT_STARTED" "" "Info: Started post-fitting delay annotation" {  } {  } 0 0 "Started post-fitting delay annotation" 0 0 "" 0 0}
  5. { "Info" "IDAT_DAT_COMPLETED" "" "Info: Delay annotation completed successfully" {  } {  } 0 0 "Delay annotation completed successfully" 0 0 "" 0 0}
  6. { "Warning" "WTAN_NO_CLOCKS" "" "Warning: Found pins functioning as undefined clocks and/or memory enables" { { "Info" "ITAN_NODE_MAP_TO_CLK" "GCLKP1 " "Info: Assuming node "GCLKP1" is an undefined clock" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 22 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "GCLKP1" } } } }  } 0 0 "Assuming node "%1!s!" is an undefined clock" 0 0 "" 0 0}  } {  } 0 0 "Found pins functioning as undefined clocks and/or memory enables" 0 0 "" 0 0}
  7. { "Warning" "WTAN_RIPPLE_OR_GATED_CLOCKS_FOUND" "6 " "Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" { { "Info" "ITAN_RIPPLE_CLK" "Period1uS " "Info: Detected ripple clock "Period1uS" as buffer" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Period1uS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Period1mS " "Info: Detected ripple clock "Period1mS" as buffer" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Period1mS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "clk1 " "Info: Detected ripple clock "clk1" as buffer" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "clk1" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "clk2 " "Info: Detected ripple clock "clk2" as buffer" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "clk2" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "banner " "Info: Detected ripple clock "banner" as buffer" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 33 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "banner" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "clk " "Info: Detected gated clock "clk" as buffer" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "clk" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0}  } {  } 0 0 "Found %1!d! node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" 0 0 "" 0 0}
  8. { "Info" "ITDB_FULL_CLOCK_REG_RESULT" "GCLKP1 register Count1[0] register Count1[9] 118.58 MHz 8.433 ns Internal " "Info: Clock "GCLKP1" has Internal fmax of 118.58 MHz between source register "Count1[0]" and destination register "Count1[9]" (period= 8.433 ns)" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "7.724 ns + Longest register register " "Info: + Longest register to register delay is 7.724 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns Count1[0] 1 REG LC_X12_Y1_N4 4 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X12_Y1_N4; Fanout = 4; REG Node = 'Count1[0]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { Count1[0] } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 58 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.012 ns) + CELL(0.747 ns) 2.759 ns Add1~660 2 COMB LC_X11_Y2_N0 2 " "Info: 2: + IC(2.012 ns) + CELL(0.747 ns) = 2.759 ns; Loc. = LC_X11_Y2_N0; Fanout = 2; COMB Node = 'Add1~660'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.759 ns" { Count1[0] Add1~660 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.123 ns) 2.882 ns Add1~657 3 COMB LC_X11_Y2_N1 2 " "Info: 3: + IC(0.000 ns) + CELL(0.123 ns) = 2.882 ns; Loc. = LC_X11_Y2_N1; Fanout = 2; COMB Node = 'Add1~657'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.123 ns" { Add1~660 Add1~657 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.123 ns) 3.005 ns Add1~654 4 COMB LC_X11_Y2_N2 2 " "Info: 4: + IC(0.000 ns) + CELL(0.123 ns) = 3.005 ns; Loc. = LC_X11_Y2_N2; Fanout = 2; COMB Node = 'Add1~654'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.123 ns" { Add1~657 Add1~654 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.123 ns) 3.128 ns Add1~648 5 COMB LC_X11_Y2_N3 2 " "Info: 5: + IC(0.000 ns) + CELL(0.123 ns) = 3.128 ns; Loc. = LC_X11_Y2_N3; Fanout = 2; COMB Node = 'Add1~648'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.123 ns" { Add1~654 Add1~648 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.261 ns) 3.389 ns Add1~651 6 COMB LC_X11_Y2_N4 5 " "Info: 6: + IC(0.000 ns) + CELL(0.261 ns) = 3.389 ns; Loc. = LC_X11_Y2_N4; Fanout = 5; COMB Node = 'Add1~651'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.261 ns" { Add1~648 Add1~651 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.975 ns) 4.364 ns Add1~632 7 COMB LC_X11_Y2_N9 2 " "Info: 7: + IC(0.000 ns) + CELL(0.975 ns) = 4.364 ns; Loc. = LC_X11_Y2_N9; Fanout = 2; COMB Node = 'Add1~632'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.975 ns" { Add1~651 Add1~632 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.108 ns) + CELL(0.200 ns) 6.672 ns Add1~634 8 COMB LC_X12_Y1_N6 1 " "Info: 8: + IC(2.108 ns) + CELL(0.200 ns) = 6.672 ns; Loc. = LC_X12_Y1_N6; Fanout = 1; COMB Node = 'Add1~634'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.308 ns" { Add1~632 Add1~634 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.772 ns) + CELL(0.280 ns) 7.724 ns Count1[9] 9 REG LC_X12_Y1_N0 2 " "Info: 9: + IC(0.772 ns) + CELL(0.280 ns) = 7.724 ns; Loc. = LC_X12_Y1_N0; Fanout = 2; REG Node = 'Count1[9]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.052 ns" { Add1~634 Count1[9] } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 58 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.832 ns ( 36.66 % ) " "Info: Total cell delay = 2.832 ns ( 36.66 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.892 ns ( 63.34 % ) " "Info: Total interconnect delay = 4.892 ns ( 63.34 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.724 ns" { Count1[0] Add1~660 Add1~657 Add1~654 Add1~648 Add1~651 Add1~632 Add1~634 Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.724 ns" { Count1[0] {} Add1~660 {} Add1~657 {} Add1~654 {} Add1~648 {} Add1~651 {} Add1~632 {} Add1~634 {} Count1[9] {} } { 0.000ns 2.012ns 0.000ns 0.000ns 0.000ns 0.000ns 0.000ns 2.108ns 0.772ns } { 0.000ns 0.747ns 0.123ns 0.123ns 0.123ns 0.261ns 0.975ns 0.200ns 0.280ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "0.000 ns - Smallest " "Info: - Smallest clock skew is 0.000 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 destination 9.796 ns + Shortest register " "Info: + Shortest clock path from clock "GCLKP1" to destination register is 9.796 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 22 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Period1uS 2 REG LC_X5_Y7_N0 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X5_Y7_N0; Fanout = 11; REG Node = 'Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Period1uS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.821 ns) + CELL(0.918 ns) 9.796 ns Count1[9] 3 REG LC_X12_Y1_N0 2 " "Info: 3: + IC(4.821 ns) + CELL(0.918 ns) = 9.796 ns; Loc. = LC_X12_Y1_N0; Fanout = 2; REG Node = 'Count1[9]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.739 ns" { Period1uS Count1[9] } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 58 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.375 ns ( 34.45 % ) " "Info: Total cell delay = 3.375 ns ( 34.45 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "6.421 ns ( 65.55 % ) " "Info: Total interconnect delay = 6.421 ns ( 65.55 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.796 ns" { GCLKP1 Period1uS Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.796 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Count1[9] {} } { 0.000ns 0.000ns 1.600ns 4.821ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 source 9.796 ns - Longest register " "Info: - Longest clock path from clock "GCLKP1" to source register is 9.796 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 22 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Period1uS 2 REG LC_X5_Y7_N0 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X5_Y7_N0; Fanout = 11; REG Node = 'Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Period1uS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.821 ns) + CELL(0.918 ns) 9.796 ns Count1[0] 3 REG LC_X12_Y1_N4 4 " "Info: 3: + IC(4.821 ns) + CELL(0.918 ns) = 9.796 ns; Loc. = LC_X12_Y1_N4; Fanout = 4; REG Node = 'Count1[0]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.739 ns" { Period1uS Count1[0] } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 58 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.375 ns ( 34.45 % ) " "Info: Total cell delay = 3.375 ns ( 34.45 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "6.421 ns ( 65.55 % ) " "Info: Total interconnect delay = 6.421 ns ( 65.55 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.796 ns" { GCLKP1 Period1uS Count1[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.796 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Count1[0] {} } { 0.000ns 0.000ns 1.600ns 4.821ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.796 ns" { GCLKP1 Period1uS Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.796 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Count1[9] {} } { 0.000ns 0.000ns 1.600ns 4.821ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.796 ns" { GCLKP1 Period1uS Count1[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.796 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Count1[0] {} } { 0.000ns 0.000ns 1.600ns 4.821ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 58 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 58 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.724 ns" { Count1[0] Add1~660 Add1~657 Add1~654 Add1~648 Add1~651 Add1~632 Add1~634 Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.724 ns" { Count1[0] {} Add1~660 {} Add1~657 {} Add1~654 {} Add1~648 {} Add1~651 {} Add1~632 {} Add1~634 {} Count1[9] {} } { 0.000ns 2.012ns 0.000ns 0.000ns 0.000ns 0.000ns 0.000ns 2.108ns 0.772ns } { 0.000ns 0.747ns 0.123ns 0.123ns 0.123ns 0.261ns 0.975ns 0.200ns 0.280ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.796 ns" { GCLKP1 Period1uS Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.796 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Count1[9] {} } { 0.000ns 0.000ns 1.600ns 4.821ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.796 ns" { GCLKP1 Period1uS Count1[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.796 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Count1[0] {} } { 0.000ns 0.000ns 1.600ns 4.821ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "Clock "%1!s!" has %8!s! fmax of %6!s! between source %2!s! "%3!s!" and destination %4!s! "%5!s!" (period= %7!s!)" 0 0 "" 0 0}
  9. { "Warning" "WTAN_CLOCK_WILL_NOT_OPERATE" "GCLKP1 22 " "Warning: Circuit may not operate. Detected 22 non-operational path(s) clocked by clock "GCLKP1" with clock skew larger than data delay. See Compilation Report for details." {  } {  } 0 0 "Circuit may not operate. Detected %2!d! non-operational path(s) clocked by clock "%1!s!" with clock skew larger than data delay. See Compilation Report for details." 0 0 "" 0 0}
  10. { "Info" "ITDB_FULL_NEGATIVE_HOLD_RESULT" "flag[2] light[1]~reg0 GCLKP1 752 ps " "Info: Found hold time violation between source  pin or register "flag[2]" and destination pin or register "light[1]~reg0" for clock "GCLKP1" (Hold time is 752 ps)" { { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "2.549 ns + Largest " "Info: + Largest clock skew is 2.549 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 destination 26.174 ns + Longest register " "Info: + Longest clock path from clock "GCLKP1" to destination register is 26.174 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 22 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Period1uS 2 REG LC_X5_Y7_N0 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X5_Y7_N0; Fanout = 11; REG Node = 'Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Period1uS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.821 ns) + CELL(1.294 ns) 10.172 ns Period1mS 3 REG LC_X12_Y1_N6 9 " "Info: 3: + IC(4.821 ns) + CELL(1.294 ns) = 10.172 ns; Loc. = LC_X12_Y1_N6; Fanout = 9; REG Node = 'Period1mS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.115 ns" { Period1uS Period1mS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.228 ns) + CELL(1.294 ns) 15.694 ns clk1 4 REG LC_X9_Y4_N9 2 " "Info: 4: + IC(4.228 ns) + CELL(1.294 ns) = 15.694 ns; Loc. = LC_X9_Y4_N9; Fanout = 2; REG Node = 'clk1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.522 ns" { Period1mS clk1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.652 ns) + CELL(1.294 ns) 19.640 ns clk2 5 REG LC_X5_Y6_N7 2 " "Info: 5: + IC(2.652 ns) + CELL(1.294 ns) = 19.640 ns; Loc. = LC_X5_Y6_N7; Fanout = 2; REG Node = 'clk2'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.946 ns" { clk1 clk2 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.985 ns) + CELL(0.511 ns) 21.136 ns clk 6 COMB LC_X5_Y6_N3 12 " "Info: 6: + IC(0.985 ns) + CELL(0.511 ns) = 21.136 ns; Loc. = LC_X5_Y6_N3; Fanout = 12; COMB Node = 'clk'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.496 ns" { clk2 clk } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.120 ns) + CELL(0.918 ns) 26.174 ns light[1]~reg0 7 REG LC_X7_Y6_N8 4 " "Info: 7: + IC(4.120 ns) + CELL(0.918 ns) = 26.174 ns; Loc. = LC_X7_Y6_N8; Fanout = 4; REG Node = 'light[1]~reg0'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.038 ns" { clk light[1]~reg0 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 0 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "7.768 ns ( 29.68 % ) " "Info: Total cell delay = 7.768 ns ( 29.68 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "18.406 ns ( 70.32 % ) " "Info: Total interconnect delay = 18.406 ns ( 70.32 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "26.174 ns" { GCLKP1 Period1uS Period1mS clk1 clk2 clk light[1]~reg0 } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "26.174 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk2 {} clk {} light[1]~reg0 {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.652ns 0.985ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 1.294ns 0.511ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 source 23.625 ns - Shortest register " "Info: - Shortest clock path from clock "GCLKP1" to source register is 23.625 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 22 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Period1uS 2 REG LC_X5_Y7_N0 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X5_Y7_N0; Fanout = 11; REG Node = 'Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Period1uS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.821 ns) + CELL(1.294 ns) 10.172 ns Period1mS 3 REG LC_X12_Y1_N6 9 " "Info: 3: + IC(4.821 ns) + CELL(1.294 ns) = 10.172 ns; Loc. = LC_X12_Y1_N6; Fanout = 9; REG Node = 'Period1mS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.115 ns" { Period1uS Period1mS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.228 ns) + CELL(1.294 ns) 15.694 ns clk1 4 REG LC_X9_Y4_N9 2 " "Info: 4: + IC(4.228 ns) + CELL(1.294 ns) = 15.694 ns; Loc. = LC_X9_Y4_N9; Fanout = 2; REG Node = 'clk1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.522 ns" { Period1mS clk1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.693 ns) + CELL(0.200 ns) 18.587 ns clk 5 COMB LC_X5_Y6_N3 12 " "Info: 5: + IC(2.693 ns) + CELL(0.200 ns) = 18.587 ns; Loc. = LC_X5_Y6_N3; Fanout = 12; COMB Node = 'clk'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.893 ns" { clk1 clk } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.120 ns) + CELL(0.918 ns) 23.625 ns flag[2] 6 REG LC_X7_Y6_N9 17 " "Info: 6: + IC(4.120 ns) + CELL(0.918 ns) = 23.625 ns; Loc. = LC_X7_Y6_N9; Fanout = 17; REG Node = 'flag[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.038 ns" { clk flag[2] } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "6.163 ns ( 26.09 % ) " "Info: Total cell delay = 6.163 ns ( 26.09 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "17.462 ns ( 73.91 % ) " "Info: Total interconnect delay = 17.462 ns ( 73.91 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "23.625 ns" { GCLKP1 Period1uS Period1mS clk1 clk flag[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "23.625 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk {} flag[2] {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.693ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "26.174 ns" { GCLKP1 Period1uS Period1mS clk1 clk2 clk light[1]~reg0 } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "26.174 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk2 {} clk {} light[1]~reg0 {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.652ns 0.985ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 1.294ns 0.511ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "23.625 ns" { GCLKP1 Period1uS Period1mS clk1 clk flag[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "23.625 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk {} flag[2] {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.693ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns - " "Info: - Micro clock to output delay of source is 0.376 ns" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "1.642 ns - Shortest register register " "Info: - Shortest register to register delay is 1.642 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns flag[2] 1 REG LC_X7_Y6_N9 17 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X7_Y6_N9; Fanout = 17; REG Node = 'flag[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { flag[2] } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.051 ns) + CELL(0.591 ns) 1.642 ns light[1]~reg0 2 REG LC_X7_Y6_N8 4 " "Info: 2: + IC(1.051 ns) + CELL(0.591 ns) = 1.642 ns; Loc. = LC_X7_Y6_N8; Fanout = 4; REG Node = 'light[1]~reg0'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.642 ns" { flag[2] light[1]~reg0 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 0 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "0.591 ns ( 35.99 % ) " "Info: Total cell delay = 0.591 ns ( 35.99 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "1.051 ns ( 64.01 % ) " "Info: Total interconnect delay = 1.051 ns ( 64.01 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.642 ns" { flag[2] light[1]~reg0 } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "1.642 ns" { flag[2] {} light[1]~reg0 {} } { 0.000ns 1.051ns } { 0.000ns 0.591ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TH_DELAY" "0.221 ns + " "Info: + Micro hold delay of destination is 0.221 ns" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 0 0 } }  } 0 0 "%2!c! Micro hold delay of destination is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "26.174 ns" { GCLKP1 Period1uS Period1mS clk1 clk2 clk light[1]~reg0 } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "26.174 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk2 {} clk {} light[1]~reg0 {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.652ns 0.985ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 1.294ns 0.511ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "23.625 ns" { GCLKP1 Period1uS Period1mS clk1 clk flag[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "23.625 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk {} flag[2] {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.693ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.200ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.642 ns" { flag[2] light[1]~reg0 } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "1.642 ns" { flag[2] {} light[1]~reg0 {} } { 0.000ns 1.051ns } { 0.000ns 0.591ns } "" } }  } 0 0 "Found hold time violation between source  pin or register "%1!s!" and destination pin or register "%2!s!" for clock "%3!s!" (Hold time is %4!s!)" 0 0 "" 0 0}
  11. { "Info" "ITDB_FULL_TCO_RESULT" "GCLKP1 light[4] light[4]~reg0 31.417 ns register " "Info: tco from clock "GCLKP1" to destination pin "light[4]" through register "light[4]~reg0" is 31.417 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 source 26.174 ns + Longest register " "Info: + Longest clock path from clock "GCLKP1" to source register is 26.174 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 22 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Period1uS 2 REG LC_X5_Y7_N0 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X5_Y7_N0; Fanout = 11; REG Node = 'Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Period1uS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.821 ns) + CELL(1.294 ns) 10.172 ns Period1mS 3 REG LC_X12_Y1_N6 9 " "Info: 3: + IC(4.821 ns) + CELL(1.294 ns) = 10.172 ns; Loc. = LC_X12_Y1_N6; Fanout = 9; REG Node = 'Period1mS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.115 ns" { Period1uS Period1mS } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.228 ns) + CELL(1.294 ns) 15.694 ns clk1 4 REG LC_X9_Y4_N9 2 " "Info: 4: + IC(4.228 ns) + CELL(1.294 ns) = 15.694 ns; Loc. = LC_X9_Y4_N9; Fanout = 2; REG Node = 'clk1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.522 ns" { Period1mS clk1 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 36 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.652 ns) + CELL(1.294 ns) 19.640 ns clk2 5 REG LC_X5_Y6_N7 2 " "Info: 5: + IC(2.652 ns) + CELL(1.294 ns) = 19.640 ns; Loc. = LC_X5_Y6_N7; Fanout = 2; REG Node = 'clk2'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.946 ns" { clk1 clk2 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.985 ns) + CELL(0.511 ns) 21.136 ns clk 6 COMB LC_X5_Y6_N3 12 " "Info: 6: + IC(0.985 ns) + CELL(0.511 ns) = 21.136 ns; Loc. = LC_X5_Y6_N3; Fanout = 12; COMB Node = 'clk'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.496 ns" { clk2 clk } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.120 ns) + CELL(0.918 ns) 26.174 ns light[4]~reg0 7 REG LC_X7_Y6_N3 4 " "Info: 7: + IC(4.120 ns) + CELL(0.918 ns) = 26.174 ns; Loc. = LC_X7_Y6_N3; Fanout = 4; REG Node = 'light[4]~reg0'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.038 ns" { clk light[4]~reg0 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 0 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "7.768 ns ( 29.68 % ) " "Info: Total cell delay = 7.768 ns ( 29.68 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "18.406 ns ( 70.32 % ) " "Info: Total interconnect delay = 18.406 ns ( 70.32 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "26.174 ns" { GCLKP1 Period1uS Period1mS clk1 clk2 clk light[4]~reg0 } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "26.174 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk2 {} clk {} light[4]~reg0 {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.652ns 0.985ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 1.294ns 0.511ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 0 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "4.867 ns + Longest register pin " "Info: + Longest register to pin delay is 4.867 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns light[4]~reg0 1 REG LC_X7_Y6_N3 4 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X7_Y6_N3; Fanout = 4; REG Node = 'light[4]~reg0'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { light[4]~reg0 } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 0 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.545 ns) + CELL(2.322 ns) 4.867 ns light[4] 2 PIN PIN_97 0 " "Info: 2: + IC(2.545 ns) + CELL(2.322 ns) = 4.867 ns; Loc. = PIN_97; Fanout = 0; PIN Node = 'light[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.867 ns" { light[4]~reg0 light[4] } "NODE_NAME" } } { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 89 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.322 ns ( 47.71 % ) " "Info: Total cell delay = 2.322 ns ( 47.71 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "2.545 ns ( 52.29 % ) " "Info: Total interconnect delay = 2.545 ns ( 52.29 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.867 ns" { light[4]~reg0 light[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "4.867 ns" { light[4]~reg0 {} light[4] {} } { 0.000ns 2.545ns } { 0.000ns 2.322ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "26.174 ns" { GCLKP1 Period1uS Period1mS clk1 clk2 clk light[4]~reg0 } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "26.174 ns" { GCLKP1 {} GCLKP1~combout {} Period1uS {} Period1mS {} clk1 {} clk2 {} clk {} light[4]~reg0 {} } { 0.000ns 0.000ns 1.600ns 4.821ns 4.228ns 2.652ns 0.985ns 4.120ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 1.294ns 0.511ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.867 ns" { light[4]~reg0 light[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "4.867 ns" { light[4]~reg0 {} light[4] {} } { 0.000ns 2.545ns } { 0.000ns 2.322ns } "" } }  } 0 0 "tco from clock "%1!s!" to destination pin "%2!s!" through %5!s! "%3!s!" is %4!s!" 0 0 "" 0 0}
  12. { "Info" "IQEXE_ERROR_COUNT" "Classic Timing Analyzer 0 s 3 s Quartus II " "Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 3 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "123 " "Info: Peak virtual memory: 123 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Thu Jun 11 23:37:37 2009 " "Info: Processing ended: Thu Jun 11 23:37:37 2009" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:01 " "Info: Elapsed time: 00:00:01" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:01 " "Info: Total CPU time (on all processors): 00:00:01" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}