VHDL/FPGA/Verilog

开发平台：
Others

Light.map.qmsg：源码内容
							{ "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
{ "Info" "IQEXE_START_BANNER_PRODUCT" "Analysis & Synthesis Quartus II " "Info: Running Quartus II Analysis & Synthesis" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Thu Jun 11 23:37:26 2009 " "Info: Processing started: Thu Jun 11 23:37:26 2009" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
{ "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_map --read_settings_files=on --write_settings_files=off Light -c Light " "Info: Command: quartus_map --read_settings_files=on --write_settings_files=off Light -c Light" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
{ "Warning" "WSGN_SEARCH_FILE" "Light.vhd 2 1 " "Warning: Using design file Light.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 light-behv " "Info: Found design unit 1: light-behv" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 31 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 Light " "Info: Found entity 1: Light" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 20 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 0}
{ "Info" "ISGN_START_ELABORATION_TOP" "Light " "Info: Elaborating entity "Light" for the top level hierarchy" {  } {  } 0 0 "Elaborating entity "%1!s!" for the top level hierarchy" 0 0 "" 0 0}
{ "Warning" "WOPT_OPT_PROTECT_A_CLOCK_MUX" "" "Warning: Clock multiplexers are found and protected" { { "Warning" "WOPT_OPT_PROTECT_A_CLOCK_MUX_SUB" "clk~3 " "Warning: Found clock multiplexer clk~3" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 34 -1 0 } }  } 0 0 "Found clock multiplexer %1!s!" 0 0 "" 0 0}  } {  } 0 0 "Clock multiplexers are found and protected" 0 0 "" 0 0}
{ "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN_HDR" "1 " "Warning: Design contains 1 input pin(s) that do not drive logic" { { "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN" "GCLKP2 " "Warning (15610): No output dependent on input pin "GCLKP2"" {  } { { "Light.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/LED8/Light.vhd" 23 -1 0 } }  } 0 15610 "No output dependent on input pin "%1!s!"" 0 0 "" 0 0}  } {  } 0 0 "Design contains %1!d! input pin(s) that do not drive logic" 0 0 "" 0 0}
{ "Info" "ICUT_CUT_TM_SUMMARY" "87 " "Info: Implemented 87 device resources after synthesis - the final resource count might be different" { { "Info" "ICUT_CUT_TM_IPINS" "2 " "Info: Implemented 2 input pins" {  } {  } 0 0 "Implemented %1!d! input pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_OPINS" "8 " "Info: Implemented 8 output pins" {  } {  } 0 0 "Implemented %1!d! output pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_LCELLS" "77 " "Info: Implemented 77 logic cells" {  } {  } 0 0 "Implemented %1!d! logic cells" 0 0 "" 0 0}  } {  } 0 0 "Implemented %1!d! device resources after synthesis - the final resource count might be different" 0 0 "" 0 0}
{ "Info" "IQEXE_ERROR_COUNT" "Analysis & Synthesis 0 s 5 s Quartus II " "Info: Quartus II Analysis & Synthesis was successful. 0 errors, 5 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "175 " "Info: Peak virtual memory: 175 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Thu Jun 11 23:37:29 2009 " "Info: Processing ended: Thu Jun 11 23:37:29 2009" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:03 " "Info: Elapsed time: 00:00:03" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:02 " "Info: Total CPU time (on all processors): 00:00:02" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}

						