Light.fit.smsg
上传用户:sunkay99
上传日期:2022-08-09
资源大小:204k
文件大小:0k
源码类别:

VHDL/FPGA/Verilog

开发平台:

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  2. Extra Info: Completed register packing on registers with non-logic cell location assignments
  3. Extra Info: Moving registers into LUTs to improve timing and density
  4. Extra Info: Finished moving registers into LUTs: elapsed time is 00:00:00