开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
PS2.map.qmsg
资源名称：PS2.rar　[点击查看]
上传用户：keloyb
上传日期：2022-08-09
资源大小：256k
文件大小：9k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Others

PS2.map.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Analysis & Synthesis Quartus II " "Info: Running Quartus II Analysis & Synthesis" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Thu Jun 11 23:51:33 2009 " "Info: Processing started: Thu Jun 11 23:51:33 2009" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_map --read_settings_files=on --write_settings_files=off PS2 -c PS2 " "Info: Command: quartus_map --read_settings_files=on --write_settings_files=off PS2 -c PS2" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  4. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "PS2.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file PS2.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 PS2 " "Info: Found entity 1: PS2" {  } { { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  5. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "PS2VHDL.vhd 2 1 " "Info: Found 2 design units, including 1 entities, in source file PS2VHDL.vhd" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 PS2VHDL-PS2VHDL_arch " "Info: Found design unit 1: PS2VHDL-PS2VHDL_arch" {  } { { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 35 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 PS2VHDL " "Info: Found entity 1: PS2VHDL" {  } { { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 19 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0 0}
  6. { "Info" "ISGN_START_ELABORATION_TOP" "PS2 " "Info: Elaborating entity "PS2" for the top level hierarchy" {  } {  } 0 0 "Elaborating entity "%1!s!" for the top level hierarchy" 0 0 "" 0 0}
  7. { "Warning" "WSGN_SEARCH_FILE" "LED4.vhd 2 1 " "Warning: Using design file LED4.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 LED4-LED4_arch " "Info: Found design unit 1: LED4-LED4_arch" {  } { { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 40 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 LED4 " "Info: Found entity 1: LED4" {  } { { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 19 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 0}
  8. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "LED4 LED4:inst " "Info: Elaborating entity "LED4" for hierarchy "LED4:inst"" {  } { { "PS2.bdf" "inst" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 144 448 632 304 "inst" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  9. { "Warning" "WVRFX_VHDL_SHOULD_BE_ON_THE_PROCESSES_SENSITIVITY_LIST" "Refresh LED4.vhd(59) " "Warning (10492): VHDL Process Statement warning at LED4.vhd(59): signal "Refresh" is read inside the Process Statement but isn't in the Process Statement's sensitivity list" {  } { { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 59 0 0 } }  } 0 10492 "VHDL Process Statement warning at %2!s!: signal "%1!s!" is read inside the Process Statement but isn't in the Process Statement's sensitivity list" 0 0 "" 0 0}
  10. { "Warning" "WSGN_SEARCH_FILE" "Frequency.vhd 2 1 " "Warning: Using design file Frequency.vhd, which is not specified as a design file for the current project, but contains definitions for 2 design units and 1 entities in project" { { "Info" "ISGN_DESIGN_UNIT_NAME" "1 Frequency-Frequency_arch " "Info: Found design unit 1: Frequency-Frequency_arch" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 36 -1 0 } }  } 0 0 "Found design unit %1!d!: %2!s!" 0 0 "" 0 0} { "Info" "ISGN_ENTITY_NAME" "1 Frequency " "Info: Found entity 1: Frequency" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 20 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Using design file %1!s!, which is not specified as a design file for the current project, but contains definitions for %2!llu! design units and %3!llu! entities in project" 0 0 "" 0 0}
  11. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "Frequency Frequency:inst5 " "Info: Elaborating entity "Frequency" for hierarchy "Frequency:inst5"" {  } { { "PS2.bdf" "inst5" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 56 128 280 152 "inst5" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  12. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "Period1S Frequency.vhd(38) " "Warning (10036): Verilog HDL or VHDL warning at Frequency.vhd(38): object "Period1S" assigned a value but never read" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 38 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 0}
  13. { "Warning" "WVRFX_L2_HDL_OBJECT_ASSIGNED_NOT_READ" "Frequency62 Frequency.vhd(39) " "Warning (10036): Verilog HDL or VHDL warning at Frequency.vhd(39): object "Frequency62" assigned a value but never read" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 39 0 0 } }  } 0 10036 "Verilog HDL or VHDL warning at %2!s!: object "%1!s!" assigned a value but never read" 0 0 "" 0 0}
  14. { "Info" "ISGN_START_ELABORATION_HIERARCHY" "PS2VHDL PS2VHDL:inst2 " "Info: Elaborating entity "PS2VHDL" for hierarchy "PS2VHDL:inst2"" {  } { { "PS2.bdf" "inst2" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 160 128 288 256 "inst2" "" } } } }  } 0 0 "Elaborating entity "%1!s!" for hierarchy "%2!s!"" 0 0 "" 0 0}
  15. { "Warning" "WOPT_MLS_STUCK_PIN_HDR" "" "Warning: Output pins are stuck at VCC or GND" { { "Warning" "WOPT_MLS_STUCK_PIN" "LEDOUT[7] GND " "Warning (13410): Pin "LEDOUT[7]" is stuck at GND" {  } { { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 184 688 864 200 "LEDOUT[7..0]" "" } } } }  } 0 13410 "Pin "%1!s!" is stuck at %2!s!" 0 0 "" 0 0}  } {  } 0 0 "Output pins are stuck at VCC or GND" 0 0 "" 0 0}
  16. { "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN_HDR" "1 " "Warning: Design contains 1 input pin(s) that do not drive logic" { { "Warning" "WCUT_CUT_UNNECESSARY_INPUT_PIN" "GCLKP2 " "Warning (15610): No output dependent on input pin "GCLKP2"" {  } { { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 112 -104 64 128 "GCLKP2" "" } } } }  } 0 15610 "No output dependent on input pin "%1!s!"" 0 0 "" 0 0}  } {  } 0 0 "Design contains %1!d! input pin(s) that do not drive logic" 0 0 "" 0 0}
  17. { "Info" "ICUT_CUT_TM_SUMMARY" "125 " "Info: Implemented 125 device resources after synthesis - the final resource count might be different" { { "Info" "ICUT_CUT_TM_IPINS" "5 " "Info: Implemented 5 input pins" {  } {  } 0 0 "Implemented %1!d! input pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_OPINS" "20 " "Info: Implemented 20 output pins" {  } {  } 0 0 "Implemented %1!d! output pins" 0 0 "" 0 0} { "Info" "ICUT_CUT_TM_LCELLS" "100 " "Info: Implemented 100 logic cells" {  } {  } 0 0 "Implemented %1!d! logic cells" 0 0 "" 0 0}  } {  } 0 0 "Implemented %1!d! device resources after synthesis - the final resource count might be different" 0 0 "" 0 0}
  18. { "Info" "IQEXE_ERROR_COUNT" "Analysis & Synthesis 0 s 9 s Quartus II " "Info: Quartus II Analysis & Synthesis was successful. 0 errors, 9 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "177 " "Info: Peak virtual memory: 177 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Thu Jun 11 23:51:35 2009 " "Info: Processing ended: Thu Jun 11 23:51:35 2009" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:02 " "Info: Elapsed time: 00:00:02" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:02 " "Info: Total CPU time (on all processors): 00:00:02" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}