开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
PS2.tan.qmsg
资源名称：PS2.rar　[点击查看]
上传用户：keloyb
上传日期：2022-08-09
资源大小：256k
文件大小：54k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Others

PS2.tan.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Classic Timing Analyzer Quartus II " "Info: Running Quartus II Classic Timing Analyzer" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Thu Jun 11 23:51:40 2009 " "Info: Processing started: Thu Jun 11 23:51:40 2009" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_tan --read_settings_files=off --write_settings_files=off PS2 -c PS2 " "Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off PS2 -c PS2" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  4. { "Info" "IDAT_DAT_STARTED" "" "Info: Started post-fitting delay annotation" {  } {  } 0 0 "Started post-fitting delay annotation" 0 0 "" 0 0}
  5. { "Info" "IDAT_DAT_COMPLETED" "" "Info: Delay annotation completed successfully" {  } {  } 0 0 "Delay annotation completed successfully" 0 0 "" 0 0}
  6. { "Warning" "WTAN_NO_CLOCKS" "" "Warning: Found pins functioning as undefined clocks and/or memory enables" { { "Info" "ITAN_NODE_MAP_TO_CLK" "KBCLK " "Info: Assuming node "KBCLK" is an undefined clock" {  } { { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 216 -104 64 232 "KBCLK" "" } } } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "KBCLK" } } } }  } 0 0 "Assuming node "%1!s!" is an undefined clock" 0 0 "" 0 0} { "Info" "ITAN_NODE_MAP_TO_CLK" "GCLKP1 " "Info: Assuming node "GCLKP1" is an undefined clock" {  } { { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 96 -104 64 112 "GCLKP1" "" } } } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "GCLKP1" } } } }  } 0 0 "Assuming node "%1!s!" is an undefined clock" 0 0 "" 0 0}  } {  } 0 0 "Found pins functioning as undefined clocks and/or memory enables" 0 0 "" 0 0}
  7. { "Warning" "WTAN_RIPPLE_OR_GATED_CLOCKS_FOUND" "3 " "Warning: Found 3 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" { { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst5|Period1uS " "Info: Detected ripple clock "Frequency:inst5|Period1uS" as buffer" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 38 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst5|Period1uS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst5|Period1mS " "Info: Detected ripple clock "Frequency:inst5|Period1mS" as buffer" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 38 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst5|Period1mS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst5|ClockScan " "Info: Detected ripple clock "Frequency:inst5|ClockScan" as buffer" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 27 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst5|ClockScan" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0}  } {  } 0 0 "Found %1!d! node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" 0 0 "" 0 0}
  8. { "Info" "ITDB_FULL_CLOCK_REG_RESULT" "KBCLK register PS2VHDL:inst2|cnt8[2] register PS2VHDL:inst2|spdata[6] 207.77 MHz 4.813 ns Internal " "Info: Clock "KBCLK" has Internal fmax of 207.77 MHz between source register "PS2VHDL:inst2|cnt8[2]" and destination register "PS2VHDL:inst2|spdata[6]" (period= 4.813 ns)" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "4.104 ns + Longest register register " "Info: + Longest register to register delay is 4.104 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns PS2VHDL:inst2|cnt8[2] 1 REG LC_X10_Y5_N3 12 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X10_Y5_N3; Fanout = 12; REG Node = 'PS2VHDL:inst2|cnt8[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { PS2VHDL:inst2|cnt8[2] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.065 ns) + CELL(0.914 ns) 2.979 ns PS2VHDL:inst2|Decoder0~218 2 COMB LC_X6_Y5_N4 1 " "Info: 2: + IC(2.065 ns) + CELL(0.914 ns) = 2.979 ns; Loc. = LC_X6_Y5_N4; Fanout = 1; COMB Node = 'PS2VHDL:inst2|Decoder0~218'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.979 ns" { PS2VHDL:inst2|cnt8[2] PS2VHDL:inst2|Decoder0~218 } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 58 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.534 ns) + CELL(0.591 ns) 4.104 ns PS2VHDL:inst2|spdata[6] 3 REG LC_X6_Y5_N5 3 " "Info: 3: + IC(0.534 ns) + CELL(0.591 ns) = 4.104 ns; Loc. = LC_X6_Y5_N5; Fanout = 3; REG Node = 'PS2VHDL:inst2|spdata[6]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.125 ns" { PS2VHDL:inst2|Decoder0~218 PS2VHDL:inst2|spdata[6] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.505 ns ( 36.67 % ) " "Info: Total cell delay = 1.505 ns ( 36.67 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "2.599 ns ( 63.33 % ) " "Info: Total interconnect delay = 2.599 ns ( 63.33 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.104 ns" { PS2VHDL:inst2|cnt8[2] PS2VHDL:inst2|Decoder0~218 PS2VHDL:inst2|spdata[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "4.104 ns" { PS2VHDL:inst2|cnt8[2] {} PS2VHDL:inst2|Decoder0~218 {} PS2VHDL:inst2|spdata[6] {} } { 0.000ns 2.065ns 0.534ns } { 0.000ns 0.914ns 0.591ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "0.000 ns - Smallest " "Info: - Smallest clock skew is 0.000 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "KBCLK destination 7.002 ns + Shortest register " "Info: + Shortest clock path from clock "KBCLK" to destination register is 7.002 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns KBCLK 1 CLK PIN_34 12 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_34; Fanout = 12; CLK Node = 'KBCLK'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { KBCLK } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 216 -104 64 232 "KBCLK" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.952 ns) + CELL(0.918 ns) 7.002 ns PS2VHDL:inst2|spdata[6] 2 REG LC_X6_Y5_N5 3 " "Info: 2: + IC(4.952 ns) + CELL(0.918 ns) = 7.002 ns; Loc. = LC_X6_Y5_N5; Fanout = 3; REG Node = 'PS2VHDL:inst2|spdata[6]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.870 ns" { KBCLK PS2VHDL:inst2|spdata[6] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.050 ns ( 29.28 % ) " "Info: Total cell delay = 2.050 ns ( 29.28 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.952 ns ( 70.72 % ) " "Info: Total interconnect delay = 4.952 ns ( 70.72 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|spdata[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|spdata[6] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "KBCLK source 7.002 ns - Longest register " "Info: - Longest clock path from clock "KBCLK" to source register is 7.002 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns KBCLK 1 CLK PIN_34 12 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_34; Fanout = 12; CLK Node = 'KBCLK'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { KBCLK } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 216 -104 64 232 "KBCLK" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.952 ns) + CELL(0.918 ns) 7.002 ns PS2VHDL:inst2|cnt8[2] 2 REG LC_X10_Y5_N3 12 " "Info: 2: + IC(4.952 ns) + CELL(0.918 ns) = 7.002 ns; Loc. = LC_X10_Y5_N3; Fanout = 12; REG Node = 'PS2VHDL:inst2|cnt8[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.870 ns" { KBCLK PS2VHDL:inst2|cnt8[2] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.050 ns ( 29.28 % ) " "Info: Total cell delay = 2.050 ns ( 29.28 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.952 ns ( 70.72 % ) " "Info: Total interconnect delay = 4.952 ns ( 70.72 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|cnt8[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|cnt8[2] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|spdata[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|spdata[6] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|cnt8[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|cnt8[2] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } { { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } { { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.104 ns" { PS2VHDL:inst2|cnt8[2] PS2VHDL:inst2|Decoder0~218 PS2VHDL:inst2|spdata[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "4.104 ns" { PS2VHDL:inst2|cnt8[2] {} PS2VHDL:inst2|Decoder0~218 {} PS2VHDL:inst2|spdata[6] {} } { 0.000ns 2.065ns 0.534ns } { 0.000ns 0.914ns 0.591ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|spdata[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|spdata[6] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|cnt8[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|cnt8[2] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } }  } 0 0 "Clock "%1!s!" has %8!s! fmax of %6!s! between source %2!s! "%3!s!" and destination %4!s! "%5!s!" (period= %7!s!)" 0 0 "" 0 0}
  9. { "Info" "ITDB_FULL_CLOCK_REG_RESULT" "GCLKP1 register Frequency:inst5|\CLK:Count1[0] register Frequency:inst5|\CLK:Count1[9] 119.08 MHz 8.398 ns Internal " "Info: Clock "GCLKP1" has Internal fmax of 119.08 MHz between source register "Frequency:inst5|\CLK:Count1[0]" and destination register "Frequency:inst5|\CLK:Count1[9]" (period= 8.398 ns)" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "7.689 ns + Longest register register " "Info: + Longest register to register delay is 7.689 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns Frequency:inst5|\CLK:Count1[0] 1 REG LC_X9_Y5_N7 4 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X9_Y5_N7; Fanout = 4; REG Node = 'Frequency:inst5|\CLK:Count1[0]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { Frequency:inst5|CLK:Count1[0] } "NODE_NAME" } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.130 ns) + CELL(0.747 ns) 2.877 ns Frequency:inst5|Add1~660 2 COMB LC_X10_Y6_N0 2 " "Info: 2: + IC(2.130 ns) + CELL(0.747 ns) = 2.877 ns; Loc. = LC_X10_Y6_N0; Fanout = 2; COMB Node = 'Frequency:inst5|Add1~660'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.877 ns" { Frequency:inst5|CLK:Count1[0] Frequency:inst5|Add1~660 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.123 ns) 3.000 ns Frequency:inst5|Add1~657 3 COMB LC_X10_Y6_N1 2 " "Info: 3: + IC(0.000 ns) + CELL(0.123 ns) = 3.000 ns; Loc. = LC_X10_Y6_N1; Fanout = 2; COMB Node = 'Frequency:inst5|Add1~657'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.123 ns" { Frequency:inst5|Add1~660 Frequency:inst5|Add1~657 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.123 ns) 3.123 ns Frequency:inst5|Add1~654 4 COMB LC_X10_Y6_N2 2 " "Info: 4: + IC(0.000 ns) + CELL(0.123 ns) = 3.123 ns; Loc. = LC_X10_Y6_N2; Fanout = 2; COMB Node = 'Frequency:inst5|Add1~654'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.123 ns" { Frequency:inst5|Add1~657 Frequency:inst5|Add1~654 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.123 ns) 3.246 ns Frequency:inst5|Add1~648 5 COMB LC_X10_Y6_N3 2 " "Info: 5: + IC(0.000 ns) + CELL(0.123 ns) = 3.246 ns; Loc. = LC_X10_Y6_N3; Fanout = 2; COMB Node = 'Frequency:inst5|Add1~648'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.123 ns" { Frequency:inst5|Add1~654 Frequency:inst5|Add1~648 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.261 ns) 3.507 ns Frequency:inst5|Add1~651 6 COMB LC_X10_Y6_N4 5 " "Info: 6: + IC(0.000 ns) + CELL(0.261 ns) = 3.507 ns; Loc. = LC_X10_Y6_N4; Fanout = 5; COMB Node = 'Frequency:inst5|Add1~651'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.261 ns" { Frequency:inst5|Add1~648 Frequency:inst5|Add1~651 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.975 ns) 4.482 ns Frequency:inst5|Add1~632 7 COMB LC_X10_Y6_N9 2 " "Info: 7: + IC(0.000 ns) + CELL(0.975 ns) = 4.482 ns; Loc. = LC_X10_Y6_N9; Fanout = 2; COMB Node = 'Frequency:inst5|Add1~632'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "0.975 ns" { Frequency:inst5|Add1~651 Frequency:inst5|Add1~632 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.950 ns) + CELL(0.200 ns) 6.632 ns Frequency:inst5|Add1~634 8 COMB LC_X9_Y5_N4 1 " "Info: 8: + IC(1.950 ns) + CELL(0.200 ns) = 6.632 ns; Loc. = LC_X9_Y5_N4; Fanout = 1; COMB Node = 'Frequency:inst5|Add1~634'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.150 ns" { Frequency:inst5|Add1~632 Frequency:inst5|Add1~634 } "NODE_NAME" } } { "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" "" { Text "c:/altera/80/quartus/libraries/vhdl/synopsys/syn_unsi.vhd" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.777 ns) + CELL(0.280 ns) 7.689 ns Frequency:inst5|\CLK:Count1[9] 9 REG LC_X9_Y5_N9 2 " "Info: 9: + IC(0.777 ns) + CELL(0.280 ns) = 7.689 ns; Loc. = LC_X9_Y5_N9; Fanout = 2; REG Node = 'Frequency:inst5|\CLK:Count1[9]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.057 ns" { Frequency:inst5|Add1~634 Frequency:inst5|CLK:Count1[9] } "NODE_NAME" } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.832 ns ( 36.83 % ) " "Info: Total cell delay = 2.832 ns ( 36.83 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.857 ns ( 63.17 % ) " "Info: Total interconnect delay = 4.857 ns ( 63.17 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.689 ns" { Frequency:inst5|CLK:Count1[0] Frequency:inst5|Add1~660 Frequency:inst5|Add1~657 Frequency:inst5|Add1~654 Frequency:inst5|Add1~648 Frequency:inst5|Add1~651 Frequency:inst5|Add1~632 Frequency:inst5|Add1~634 Frequency:inst5|CLK:Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.689 ns" { Frequency:inst5|CLK:Count1[0] {} Frequency:inst5|Add1~660 {} Frequency:inst5|Add1~657 {} Frequency:inst5|Add1~654 {} Frequency:inst5|Add1~648 {} Frequency:inst5|Add1~651 {} Frequency:inst5|Add1~632 {} Frequency:inst5|Add1~634 {} Frequency:inst5|CLK:Count1[9] {} } { 0.000ns 2.130ns 0.000ns 0.000ns 0.000ns 0.000ns 0.000ns 1.950ns 0.777ns } { 0.000ns 0.747ns 0.123ns 0.123ns 0.123ns 0.261ns 0.975ns 0.200ns 0.280ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "0.000 ns - Smallest " "Info: - Smallest clock skew is 0.000 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 destination 9.164 ns + Shortest register " "Info: + Shortest clock path from clock "GCLKP1" to destination register is 9.164 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 96 -104 64 112 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst5|Period1uS 2 REG LC_X8_Y4_N5 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N5; Fanout = 11; REG Node = 'Frequency:inst5|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst5|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 38 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.189 ns) + CELL(0.918 ns) 9.164 ns Frequency:inst5|\CLK:Count1[9] 3 REG LC_X9_Y5_N9 2 " "Info: 3: + IC(4.189 ns) + CELL(0.918 ns) = 9.164 ns; Loc. = LC_X9_Y5_N9; Fanout = 2; REG Node = 'Frequency:inst5|\CLK:Count1[9]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.107 ns" { Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[9] } "NODE_NAME" } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.375 ns ( 36.83 % ) " "Info: Total cell delay = 3.375 ns ( 36.83 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "5.789 ns ( 63.17 % ) " "Info: Total interconnect delay = 5.789 ns ( 63.17 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.164 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.164 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|CLK:Count1[9] {} } { 0.000ns 0.000ns 1.600ns 4.189ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 source 9.164 ns - Longest register " "Info: - Longest clock path from clock "GCLKP1" to source register is 9.164 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 96 -104 64 112 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst5|Period1uS 2 REG LC_X8_Y4_N5 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N5; Fanout = 11; REG Node = 'Frequency:inst5|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst5|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 38 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.189 ns) + CELL(0.918 ns) 9.164 ns Frequency:inst5|\CLK:Count1[0] 3 REG LC_X9_Y5_N7 4 " "Info: 3: + IC(4.189 ns) + CELL(0.918 ns) = 9.164 ns; Loc. = LC_X9_Y5_N7; Fanout = 4; REG Node = 'Frequency:inst5|\CLK:Count1[0]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.107 ns" { Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[0] } "NODE_NAME" } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.375 ns ( 36.83 % ) " "Info: Total cell delay = 3.375 ns ( 36.83 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "5.789 ns ( 63.17 % ) " "Info: Total interconnect delay = 5.789 ns ( 63.17 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.164 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.164 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|CLK:Count1[0] {} } { 0.000ns 0.000ns 1.600ns 4.189ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.164 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.164 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|CLK:Count1[9] {} } { 0.000ns 0.000ns 1.600ns 4.189ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.164 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.164 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|CLK:Count1[0] {} } { 0.000ns 0.000ns 1.600ns 4.189ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } {  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } {  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.689 ns" { Frequency:inst5|CLK:Count1[0] Frequency:inst5|Add1~660 Frequency:inst5|Add1~657 Frequency:inst5|Add1~654 Frequency:inst5|Add1~648 Frequency:inst5|Add1~651 Frequency:inst5|Add1~632 Frequency:inst5|Add1~634 Frequency:inst5|CLK:Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.689 ns" { Frequency:inst5|CLK:Count1[0] {} Frequency:inst5|Add1~660 {} Frequency:inst5|Add1~657 {} Frequency:inst5|Add1~654 {} Frequency:inst5|Add1~648 {} Frequency:inst5|Add1~651 {} Frequency:inst5|Add1~632 {} Frequency:inst5|Add1~634 {} Frequency:inst5|CLK:Count1[9] {} } { 0.000ns 2.130ns 0.000ns 0.000ns 0.000ns 0.000ns 0.000ns 1.950ns 0.777ns } { 0.000ns 0.747ns 0.123ns 0.123ns 0.123ns 0.261ns 0.975ns 0.200ns 0.280ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.164 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[9] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.164 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|CLK:Count1[9] {} } { 0.000ns 0.000ns 1.600ns 4.189ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.164 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|CLK:Count1[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.164 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|CLK:Count1[0] {} } { 0.000ns 0.000ns 1.600ns 4.189ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "Clock "%1!s!" has %8!s! fmax of %6!s! between source %2!s! "%3!s!" and destination %4!s! "%5!s!" (period= %7!s!)" 0 0 "" 0 0}
  10. { "Info" "ITDB_TSU_RESULT" "PS2VHDL:inst2|spdata[1] KBDATA KBCLK -0.248 ns register " "Info: tsu for register "PS2VHDL:inst2|spdata[1]" (data pin = "KBDATA", clock pin = "KBCLK") is -0.248 ns" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "6.421 ns + Longest pin register " "Info: + Longest pin to register delay is 6.421 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns KBDATA 1 PIN PIN_35 8 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_35; Fanout = 8; PIN Node = 'KBDATA'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { KBDATA } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 200 -104 64 216 "KBDATA" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.485 ns) + CELL(0.804 ns) 6.421 ns PS2VHDL:inst2|spdata[1] 2 REG LC_X10_Y5_N6 3 " "Info: 2: + IC(4.485 ns) + CELL(0.804 ns) = 6.421 ns; Loc. = LC_X10_Y5_N6; Fanout = 3; REG Node = 'PS2VHDL:inst2|spdata[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.289 ns" { KBDATA PS2VHDL:inst2|spdata[1] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.936 ns ( 30.15 % ) " "Info: Total cell delay = 1.936 ns ( 30.15 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.485 ns ( 69.85 % ) " "Info: Total interconnect delay = 4.485 ns ( 69.85 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.421 ns" { KBDATA PS2VHDL:inst2|spdata[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.421 ns" { KBDATA {} KBDATA~combout {} PS2VHDL:inst2|spdata[1] {} } { 0.000ns 0.000ns 4.485ns } { 0.000ns 1.132ns 0.804ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } { { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "KBCLK destination 7.002 ns - Shortest register " "Info: - Shortest clock path from clock "KBCLK" to destination register is 7.002 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns KBCLK 1 CLK PIN_34 12 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_34; Fanout = 12; CLK Node = 'KBCLK'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { KBCLK } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 216 -104 64 232 "KBCLK" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.952 ns) + CELL(0.918 ns) 7.002 ns PS2VHDL:inst2|spdata[1] 2 REG LC_X10_Y5_N6 3 " "Info: 2: + IC(4.952 ns) + CELL(0.918 ns) = 7.002 ns; Loc. = LC_X10_Y5_N6; Fanout = 3; REG Node = 'PS2VHDL:inst2|spdata[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.870 ns" { KBCLK PS2VHDL:inst2|spdata[1] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.050 ns ( 29.28 % ) " "Info: Total cell delay = 2.050 ns ( 29.28 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.952 ns ( 70.72 % ) " "Info: Total interconnect delay = 4.952 ns ( 70.72 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|spdata[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|spdata[1] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.421 ns" { KBDATA PS2VHDL:inst2|spdata[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.421 ns" { KBDATA {} KBDATA~combout {} PS2VHDL:inst2|spdata[1] {} } { 0.000ns 0.000ns 4.485ns } { 0.000ns 1.132ns 0.804ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|spdata[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|spdata[1] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } }  } 0 0 "tsu for %5!s! "%1!s!" (data pin = "%2!s!", clock pin = "%3!s!") is %4!s!" 0 0 "" 0 0}
  11. { "Info" "ITDB_FULL_TCO_RESULT" "GCLKP1 LEDOUT[6] LED4:inst|Refresh[1] 29.186 ns register " "Info: tco from clock "GCLKP1" to destination pin "LEDOUT[6]" through register "LED4:inst|Refresh[1]" is 29.186 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP1 source 19.462 ns + Longest register " "Info: + Longest clock path from clock "GCLKP1" to source register is 19.462 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP1 1 CLK PIN_14 5 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 5; CLK Node = 'GCLKP1'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP1 } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 96 -104 64 112 "GCLKP1" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns Frequency:inst5|Period1uS 2 REG LC_X8_Y4_N5 11 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N5; Fanout = 11; REG Node = 'Frequency:inst5|Period1uS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP1 Frequency:inst5|Period1uS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 38 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.189 ns) + CELL(1.294 ns) 9.540 ns Frequency:inst5|Period1mS 3 REG LC_X9_Y5_N4 11 " "Info: 3: + IC(4.189 ns) + CELL(1.294 ns) = 9.540 ns; Loc. = LC_X9_Y5_N4; Fanout = 11; REG Node = 'Frequency:inst5|Period1mS'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.483 ns" { Frequency:inst5|Period1uS Frequency:inst5|Period1mS } "NODE_NAME" } } { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 38 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.656 ns) + CELL(1.294 ns) 15.490 ns Frequency:inst5|ClockScan 4 REG LC_X12_Y5_N5 2 " "Info: 4: + IC(4.656 ns) + CELL(1.294 ns) = 15.490 ns; Loc. = LC_X12_Y5_N5; Fanout = 2; REG Node = 'Frequency:inst5|ClockScan'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.950 ns" { Frequency:inst5|Period1mS Frequency:inst5|ClockScan } "NODE_NAME" } } { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/Frequency.vhd" 27 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.054 ns) + CELL(0.918 ns) 19.462 ns LED4:inst|Refresh[1] 5 REG LC_X6_Y6_N8 16 " "Info: 5: + IC(3.054 ns) + CELL(0.918 ns) = 19.462 ns; Loc. = LC_X6_Y6_N8; Fanout = 16; REG Node = 'LED4:inst|Refresh[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.972 ns" { Frequency:inst5|ClockScan LED4:inst|Refresh[1] } "NODE_NAME" } } { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 97 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "5.963 ns ( 30.64 % ) " "Info: Total cell delay = 5.963 ns ( 30.64 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "13.499 ns ( 69.36 % ) " "Info: Total interconnect delay = 13.499 ns ( 69.36 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "19.462 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|Period1mS Frequency:inst5|ClockScan LED4:inst|Refresh[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "19.462 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|Period1mS {} Frequency:inst5|ClockScan {} LED4:inst|Refresh[1] {} } { 0.000ns 0.000ns 1.600ns 4.189ns 4.656ns 3.054ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } { { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 97 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "9.348 ns + Longest register pin " "Info: + Longest register to pin delay is 9.348 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns LED4:inst|Refresh[1] 1 REG LC_X6_Y6_N8 16 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X6_Y6_N8; Fanout = 16; REG Node = 'LED4:inst|Refresh[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { LED4:inst|Refresh[1] } "NODE_NAME" } } { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 97 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.510 ns) + CELL(0.200 ns) 1.710 ns LED4:inst|LED[3]~147 2 COMB LC_X6_Y6_N6 7 " "Info: 2: + IC(1.510 ns) + CELL(0.200 ns) = 1.710 ns; Loc. = LC_X6_Y6_N6; Fanout = 7; COMB Node = 'LED4:inst|LED[3]~147'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.710 ns" { LED4:inst|Refresh[1] LED4:inst|LED[3]~147 } "NODE_NAME" } } { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 41 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.746 ns) + CELL(0.914 ns) 3.370 ns LED4:inst|Mux0~29 3 COMB LC_X6_Y6_N4 1 " "Info: 3: + IC(0.746 ns) + CELL(0.914 ns) = 3.370 ns; Loc. = LC_X6_Y6_N4; Fanout = 1; COMB Node = 'LED4:inst|Mux0~29'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.660 ns" { LED4:inst|LED[3]~147 LED4:inst|Mux0~29 } "NODE_NAME" } } { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 60 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.796 ns) + CELL(0.511 ns) 4.677 ns LED4:inst|LEDOut[6]~35 4 COMB LC_X6_Y6_N0 1 " "Info: 4: + IC(0.796 ns) + CELL(0.511 ns) = 4.677 ns; Loc. = LC_X6_Y6_N0; Fanout = 1; COMB Node = 'LED4:inst|LEDOut[6]~35'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.307 ns" { LED4:inst|Mux0~29 LED4:inst|LEDOut[6]~35 } "NODE_NAME" } } { "LED4.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/LED4.vhd" 32 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.349 ns) + CELL(2.322 ns) 9.348 ns LEDOUT[6] 5 PIN PIN_82 0 " "Info: 5: + IC(2.349 ns) + CELL(2.322 ns) = 9.348 ns; Loc. = PIN_82; Fanout = 0; PIN Node = 'LEDOUT[6]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.671 ns" { LED4:inst|LEDOut[6]~35 LEDOUT[6] } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 184 688 864 200 "LEDOUT[7..0]" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.947 ns ( 42.22 % ) " "Info: Total cell delay = 3.947 ns ( 42.22 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "5.401 ns ( 57.78 % ) " "Info: Total interconnect delay = 5.401 ns ( 57.78 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.348 ns" { LED4:inst|Refresh[1] LED4:inst|LED[3]~147 LED4:inst|Mux0~29 LED4:inst|LEDOut[6]~35 LEDOUT[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.348 ns" { LED4:inst|Refresh[1] {} LED4:inst|LED[3]~147 {} LED4:inst|Mux0~29 {} LED4:inst|LEDOut[6]~35 {} LEDOUT[6] {} } { 0.000ns 1.510ns 0.746ns 0.796ns 2.349ns } { 0.000ns 0.200ns 0.914ns 0.511ns 2.322ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "19.462 ns" { GCLKP1 Frequency:inst5|Period1uS Frequency:inst5|Period1mS Frequency:inst5|ClockScan LED4:inst|Refresh[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "19.462 ns" { GCLKP1 {} GCLKP1~combout {} Frequency:inst5|Period1uS {} Frequency:inst5|Period1mS {} Frequency:inst5|ClockScan {} LED4:inst|Refresh[1] {} } { 0.000ns 0.000ns 1.600ns 4.189ns 4.656ns 3.054ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "9.348 ns" { LED4:inst|Refresh[1] LED4:inst|LED[3]~147 LED4:inst|Mux0~29 LED4:inst|LEDOut[6]~35 LEDOUT[6] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "9.348 ns" { LED4:inst|Refresh[1] {} LED4:inst|LED[3]~147 {} LED4:inst|Mux0~29 {} LED4:inst|LEDOut[6]~35 {} LEDOUT[6] {} } { 0.000ns 1.510ns 0.746ns 0.796ns 2.349ns } { 0.000ns 0.200ns 0.914ns 0.511ns 2.322ns } "" } }  } 0 0 "tco from clock "%1!s!" to destination pin "%2!s!" through %5!s! "%3!s!" is %4!s!" 0 0 "" 0 0}
  12. { "Info" "ITDB_TH_RESULT" "PS2VHDL:inst2|spdata[4] KBDATA KBCLK 1.094 ns register " "Info: th for register "PS2VHDL:inst2|spdata[4]" (data pin = "KBDATA", clock pin = "KBCLK") is 1.094 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "KBCLK destination 7.002 ns + Longest register " "Info: + Longest clock path from clock "KBCLK" to destination register is 7.002 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns KBCLK 1 CLK PIN_34 12 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_34; Fanout = 12; CLK Node = 'KBCLK'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { KBCLK } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 216 -104 64 232 "KBCLK" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.952 ns) + CELL(0.918 ns) 7.002 ns PS2VHDL:inst2|spdata[4] 2 REG LC_X6_Y5_N7 3 " "Info: 2: + IC(4.952 ns) + CELL(0.918 ns) = 7.002 ns; Loc. = LC_X6_Y5_N7; Fanout = 3; REG Node = 'PS2VHDL:inst2|spdata[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.870 ns" { KBCLK PS2VHDL:inst2|spdata[4] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.050 ns ( 29.28 % ) " "Info: Total cell delay = 2.050 ns ( 29.28 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "4.952 ns ( 70.72 % ) " "Info: Total interconnect delay = 4.952 ns ( 70.72 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|spdata[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|spdata[4] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TH_DELAY" "0.221 ns + " "Info: + Micro hold delay of destination is 0.221 ns" {  } { { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%2!c! Micro hold delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "6.129 ns - Shortest pin register " "Info: - Shortest pin to register delay is 6.129 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns KBDATA 1 PIN PIN_35 8 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_35; Fanout = 8; PIN Node = 'KBDATA'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { KBDATA } "NODE_NAME" } } { "PS2.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/PS2/PS2.bdf" { { 200 -104 64 216 "KBDATA" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.936 ns) + CELL(1.061 ns) 6.129 ns PS2VHDL:inst2|spdata[4] 2 REG LC_X6_Y5_N7 3 " "Info: 2: + IC(3.936 ns) + CELL(1.061 ns) = 6.129 ns; Loc. = LC_X6_Y5_N7; Fanout = 3; REG Node = 'PS2VHDL:inst2|spdata[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.997 ns" { KBDATA PS2VHDL:inst2|spdata[4] } "NODE_NAME" } } { "PS2VHDL.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/PS2/PS2VHDL.vhd" 54 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.193 ns ( 35.78 % ) " "Info: Total cell delay = 2.193 ns ( 35.78 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "3.936 ns ( 64.22 % ) " "Info: Total interconnect delay = 3.936 ns ( 64.22 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.129 ns" { KBDATA PS2VHDL:inst2|spdata[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.129 ns" { KBDATA {} KBDATA~combout {} PS2VHDL:inst2|spdata[4] {} } { 0.000ns 0.000ns 3.936ns } { 0.000ns 1.132ns 1.061ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.002 ns" { KBCLK PS2VHDL:inst2|spdata[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.002 ns" { KBCLK {} KBCLK~combout {} PS2VHDL:inst2|spdata[4] {} } { 0.000ns 0.000ns 4.952ns } { 0.000ns 1.132ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.129 ns" { KBDATA PS2VHDL:inst2|spdata[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.129 ns" { KBDATA {} KBDATA~combout {} PS2VHDL:inst2|spdata[4] {} } { 0.000ns 0.000ns 3.936ns } { 0.000ns 1.132ns 1.061ns } "" } }  } 0 0 "th for %5!s! "%1!s!" (data pin = "%2!s!", clock pin = "%3!s!") is %4!s!" 0 0 "" 0 0}
  13. { "Info" "IQEXE_ERROR_COUNT" "Classic Timing Analyzer 0 s 2 s Quartus II " "Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 2 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "121 " "Info: Peak virtual memory: 121 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Thu Jun 11 23:51:41 2009 " "Info: Processing ended: Thu Jun 11 23:51:41 2009" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:01 " "Info: Elapsed time: 00:00:01" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:01 " "Info: Total CPU time (on all processors): 00:00:01" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}