VHDL/FPGA/Verilog

开发平台：

VHDL

add8bit.hif：源码内容

							HIF003
--
-- Copyright (C) 1988-2000 Altera Corporation
-- Any megafunction design, and related net list (encrypted or decrypted),
-- support information, device programming or simulation file, and any other
-- associated documentation or information provided by Altera or a partner
-- under Altera's Megafunction Partnership Program may be used only to
-- program PLD devices (but not masked PLD devices) from Altera.  Any other
-- use of such megafunction design, net list, support information, device
-- programming or simulation file, or any other related documentation or
-- information is prohibited for any other purpose, including, but not
-- limited to modification, reverse engineering, de-compiling, or use with
-- any other silicon devices, unless such use is explicitly licensed under
-- a separate agreement with Altera or a megafunction partner.  Title to
-- the intellectual property, including patents, copyrights, trademarks,
-- trade secrets, or maskworks, embodied in any such megafunction design,
-- net list, support information, device programming or simulation file, or
-- any other related documentation or information provided by Altera or a
-- megafunction partner, remains with Altera, the megafunction partner, or
-- their respective licensors.  No other licenses, including any licenses
-- needed under any third party's intellectual property, are provided herein.
--
-- Warning: do not edit this file!
--
FILES
{
	add1bit.gdf
	{
		add1bit [] []
		{
			1 [] [];
		}
	}
	add8bit.gdf
	{
		add8bit [] []
		{
			0 [] [];
		}
	}
}
TREE
{
	add8bit::(0,0):(0): add8bit.gdf
	{
		add1bit::(0,0):(12): add1bit.gdf;
		add1bit::(0,0):(11): add1bit.gdf;
		add1bit::(0,0):(10): add1bit.gdf;
		add1bit::(0,0):(9): add1bit.gdf;
		add1bit::(0,0):(8): add1bit.gdf;
		add1bit::(0,0):(7): add1bit.gdf;
		add1bit::(0,0):(6): add1bit.gdf;
		add1bit::(0,0):(5): add1bit.gdf;
	}
}

						