VHDL/FPGA/Verilog

开发平台：

VHDL

mux2x5.ndb：源码内容

							NDB006
The number of symbol table entries is: 6
The length of the symbol table is: 68
Index Hierarchy Path
----- --------------
!	&null_hpath&
.	|mux2x1:4|
9	|mux2x1:6|
D	|mux2x1:8|
O	|mux2x1:7|
Z	|mux2x1:5|
The number of name info structs is : 41
InsOrder BitField SymTableIndex NextSyn SynParent Loc ChainType NextChain ChainParent FanOut DirExp ParExp ShareExp NodeName
-------- -------- ------------- ------- --------- --- --------- --------- ----------- ------ ------ ------ -------- --------
"	Ky&|	!	1	5	A0	q
#	Ky&|	!	1	:	A1	p
$	Ky&|	!	1	?	A2	o
%	Ky&|	!	1	D	A3	n
&	Ky&|	!	1	I	A4	m
'	Ky&|	!	1	5	B0	w
(	Ky&|	!	1	:	B1	v
)	Ky&|	!	1	?	B2	u
*	Ky&|	!	1	D	B3	t
+	Ky&|	!	1	I	B4	s
,	Ky&|	!	5	5	:	?	D	I	S	r
-	IGdq	!	Y0	|
.	IGdq	!	Y1	{
/	IGdq	!	Y2	z
0	IGdq	!	Y3	y
1	IGdq	!	Y4	x
2	IGdW	.	:4	"T
3	IGdW	.	:5	"S
4	IGdW	.	:6	"U
5	L)p?	.	6	1	-	:7	"V
6	INv_	.	5	Y	"V
7	IGdW	Z	:4	#'
8	IGdW	Z	:5	#&
9	IGdW	Z	:6	#(
:	L)p?	Z	;	1	.	:7	#)
;	INv_	Z	:	Y	#)
<	IGdW	9	:4	"a
=	IGdW	9	:5	"`
>	IGdW	9	:6	"b
?	L)p?	9	@	1	/	:7	"c
@	INv_	9	?	Y	"c
A	IGdW	O	:4	"y
B	IGdW	O	:5	"x
C	IGdW	O	:6	"z
D	L)p?	O	E	1	0	:7	"{
E	INv_	O	D	Y	"{
F	IGdW	D	:4	"m
G	IGdW	D	:5	"l
H	IGdW	D	:6	"n
I	L)p?	D	J	1	1	:7	"o
J	INv_	D	I	Y	"o

						