VHDL/FPGA/Verilog

开发平台：

VHDL

count23.tan.summary：源码内容

							--------------------------------------------------------------------------------------
Timing Analyzer Summary
--------------------------------------------------------------------------------------
Type           : Worst-case tco
Slack          : N/A
Required Time  : None
Actual Time    : 6.694 ns
From           : count[6]
To             : count23[6]
From Clock     : ck
To Clock       : --
Failed Paths   : 0
Type           : Clock Setup: 'ck'
Slack          : N/A
Required Time  : None
Actual Time    : Restricted to 500.00 MHz ( period = 2.000 ns )
From           : count[2]
To             : count[3]
From Clock     : ck
To Clock       : ck
Failed Paths   : 0
Type           : Total number of failed paths
Slack          : 
Required Time  : 
Actual Time    : 
From           : 
To             : 
From Clock     : 
To Clock       : 
Failed Paths   : 0
--------------------------------------------------------------------------------------

						