开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
count23.tan.qmsg
资源名称：count23.rar　[点击查看]
上传用户：sh57280931
上传日期：2022-08-10
资源大小：285k
文件大小：21k
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

count23.tan.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Classic Timing Analyzer Quartus II " "Info: Running Quartus II Classic Timing Analyzer" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 7.2 Build 151 09/26/2007 SJ Full Version " "Info: Version 7.2 Build 151 09/26/2007 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0} { "Info" "IQEXE_START_BANNER_TIME" "Wed Mar 04 15:53:19 2009 " "Info: Processing started: Wed Mar 04 15:53:19 2009" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_tan --read_settings_files=off --write_settings_files=off count23 -c count23 --timing_analysis_only " "Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off count23 -c count23 --timing_analysis_only" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0}
  4. { "Warning" "WTAN_NO_CLOCKS" "" "Warning: Found pins functioning as undefined clocks and/or memory enables" { { "Info" "ITAN_NODE_MAP_TO_CLK" "ck " "Info: Assuming node "ck" is an undefined clock" {  } { { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 6 -1 0 } } { "d:/program files/quartus/bin/Assignment Editor.qase" "" { Assignment "d:/program files/quartus/bin/Assignment Editor.qase" 1 { { 0 "ck" } } } }  } 0 0 "Assuming node "%1!s!" is an undefined clock" 0 0 "" 0}  } {  } 0 0 "Found pins functioning as undefined clocks and/or memory enables" 0 0 "" 0}
  5. { "Info" "ITDB_FULL_CLOCK_REG_RESULT_RESTRICTED" "ck register register count[2] count[0] 500.0 MHz Internal " "Info: Clock "ck" Internal fmax is restricted to 500.0 MHz between source register "count[2]" and destination register "count[0]"" { { "Info" "ITDB_CLOCK_RATE" "clock 2.0 ns " "Info: fmax restricted to clock pin edge rate 2.0 ns. Expand message to see actual delay path." { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "1.338 ns + Longest register register " "Info: + Longest register to register delay is 1.338 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns count[2] 1 REG LCFF_X10_Y23_N5 4 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X10_Y23_N5; Fanout = 4; REG Node = 'count[2]'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "" { count[2] } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.253 ns) + CELL(0.228 ns) 0.481 ns LessThan0~107 2 COMB LCCOMB_X10_Y23_N26 1 " "Info: 2: + IC(0.253 ns) + CELL(0.228 ns) = 0.481 ns; Loc. = LCCOMB_X10_Y23_N26; Fanout = 1; COMB Node = 'LessThan0~107'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "0.481 ns" { count[2] LessThan0~107 } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 18 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.195 ns) + CELL(0.053 ns) 0.729 ns LessThan0~108 3 COMB LCCOMB_X10_Y23_N24 8 " "Info: 3: + IC(0.195 ns) + CELL(0.053 ns) = 0.729 ns; Loc. = LCCOMB_X10_Y23_N24; Fanout = 8; COMB Node = 'LessThan0~108'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "0.248 ns" { LessThan0~107 LessThan0~108 } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 18 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.212 ns) + CELL(0.397 ns) 1.338 ns count[0] 4 REG LCFF_X10_Y23_N1 3 " "Info: 4: + IC(0.212 ns) + CELL(0.397 ns) = 1.338 ns; Loc. = LCFF_X10_Y23_N1; Fanout = 3; REG Node = 'count[0]'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "0.609 ns" { LessThan0~108 count[0] } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "0.678 ns ( 50.67 % ) " "Info: Total cell delay = 0.678 ns ( 50.67 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0} { "Info" "ITDB_TOTAL_IC_DELAY" "0.660 ns ( 49.33 % ) " "Info: Total interconnect delay = 0.660 ns ( 49.33 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "1.338 ns" { count[2] LessThan0~107 LessThan0~108 count[0] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "1.338 ns" { count[2] {} LessThan0~107 {} LessThan0~108 {} count[0] {} } { 0.000ns 0.253ns 0.195ns 0.212ns } { 0.000ns 0.228ns 0.053ns 0.397ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0} { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "0.000 ns - Smallest " "Info: - Smallest clock skew is 0.000 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "ck destination 2.495 ns + Shortest register " "Info: + Shortest clock path from clock "ck" to destination register is 2.495 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.854 ns) 0.854 ns ck 1 CLK PIN_N20 1 " "Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'ck'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "" { ck } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 6 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.343 ns) + CELL(0.000 ns) 1.197 ns ck~clkctrl 2 COMB CLKCTRL_G3 8 " "Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 8; COMB Node = 'ck~clkctrl'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "0.343 ns" { ck ck~clkctrl } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 6 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.680 ns) + CELL(0.618 ns) 2.495 ns count[0] 3 REG LCFF_X10_Y23_N1 3 " "Info: 3: + IC(0.680 ns) + CELL(0.618 ns) = 2.495 ns; Loc. = LCFF_X10_Y23_N1; Fanout = 3; REG Node = 'count[0]'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "1.298 ns" { ck~clkctrl count[0] } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.472 ns ( 59.00 % ) " "Info: Total cell delay = 1.472 ns ( 59.00 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0} { "Info" "ITDB_TOTAL_IC_DELAY" "1.023 ns ( 41.00 % ) " "Info: Total interconnect delay = 1.023 ns ( 41.00 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[0] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[0] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "ck source 2.495 ns - Longest register " "Info: - Longest clock path from clock "ck" to source register is 2.495 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.854 ns) 0.854 ns ck 1 CLK PIN_N20 1 " "Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'ck'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "" { ck } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 6 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.343 ns) + CELL(0.000 ns) 1.197 ns ck~clkctrl 2 COMB CLKCTRL_G3 8 " "Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 8; COMB Node = 'ck~clkctrl'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "0.343 ns" { ck ck~clkctrl } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 6 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.680 ns) + CELL(0.618 ns) 2.495 ns count[2] 3 REG LCFF_X10_Y23_N5 4 " "Info: 3: + IC(0.680 ns) + CELL(0.618 ns) = 2.495 ns; Loc. = LCFF_X10_Y23_N5; Fanout = 4; REG Node = 'count[2]'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "1.298 ns" { ck~clkctrl count[2] } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.472 ns ( 59.00 % ) " "Info: Total cell delay = 1.472 ns ( 59.00 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0} { "Info" "ITDB_TOTAL_IC_DELAY" "1.023 ns ( 41.00 % ) " "Info: Total interconnect delay = 1.023 ns ( 41.00 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[2] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[2] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[0] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[0] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } } { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[2] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[2] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.094 ns + " "Info: + Micro clock to output delay of source is 0.094 ns" {  } { { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.090 ns + " "Info: + Micro setup delay of destination is 0.090 ns" {  } { { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "1.338 ns" { count[2] LessThan0~107 LessThan0~108 count[0] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "1.338 ns" { count[2] {} LessThan0~107 {} LessThan0~108 {} count[0] {} } { 0.000ns 0.253ns 0.195ns 0.212ns } { 0.000ns 0.228ns 0.053ns 0.397ns } "" } } { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[0] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[0] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } } { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[2] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[2] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } }  } 0 0 "fmax restricted to %1!s! pin edge rate %2!s!. Expand message to see actual delay path." 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "" { count[0] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { count[0] {} } {  } {  } "" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "Clock "%1!s!" %7!s! fmax is restricted to %6!s! between source %2!s! "%4!s!" and destination %3!s! "%5!s!"" 0 0 "" 0}
  6. { "Info" "ITDB_FULL_TCO_RESULT" "ck count23[6] count[6] 6.694 ns register " "Info: tco from clock "ck" to destination pin "count23[6]" through register "count[6]" is 6.694 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "ck source 2.495 ns + Longest register " "Info: + Longest clock path from clock "ck" to source register is 2.495 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.854 ns) 0.854 ns ck 1 CLK PIN_N20 1 " "Info: 1: + IC(0.000 ns) + CELL(0.854 ns) = 0.854 ns; Loc. = PIN_N20; Fanout = 1; CLK Node = 'ck'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "" { ck } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 6 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.343 ns) + CELL(0.000 ns) 1.197 ns ck~clkctrl 2 COMB CLKCTRL_G3 8 " "Info: 2: + IC(0.343 ns) + CELL(0.000 ns) = 1.197 ns; Loc. = CLKCTRL_G3; Fanout = 8; COMB Node = 'ck~clkctrl'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "0.343 ns" { ck ck~clkctrl } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 6 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(0.680 ns) + CELL(0.618 ns) 2.495 ns count[6] 3 REG LCFF_X10_Y23_N13 4 " "Info: 3: + IC(0.680 ns) + CELL(0.618 ns) = 2.495 ns; Loc. = LCFF_X10_Y23_N13; Fanout = 4; REG Node = 'count[6]'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "1.298 ns" { ck~clkctrl count[6] } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.472 ns ( 59.00 % ) " "Info: Total cell delay = 1.472 ns ( 59.00 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0} { "Info" "ITDB_TOTAL_IC_DELAY" "1.023 ns ( 41.00 % ) " "Info: Total interconnect delay = 1.023 ns ( 41.00 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[6] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[6] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.094 ns + " "Info: + Micro clock to output delay of source is 0.094 ns" {  } { { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "4.105 ns + Longest register pin " "Info: + Longest register to pin delay is 4.105 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns count[6] 1 REG LCFF_X10_Y23_N13 4 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X10_Y23_N13; Fanout = 4; REG Node = 'count[6]'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "" { count[6] } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 23 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_NODE_DELAY" "IC(2.123 ns) + CELL(1.982 ns) 4.105 ns count23[6] 2 PIN PIN_Y18 0 " "Info: 2: + IC(2.123 ns) + CELL(1.982 ns) = 4.105 ns; Loc. = PIN_Y18; Fanout = 0; PIN Node = 'count23[6]'" {  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "4.105 ns" { count[6] count23[6] } "NODE_NAME" } } { "count23.vhd" "" { Text "C:/Users/QY/Desktop/VHDL/count23/count23.vhd" 7 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.982 ns ( 48.28 % ) " "Info: Total cell delay = 1.982 ns ( 48.28 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0} { "Info" "ITDB_TOTAL_IC_DELAY" "2.123 ns ( 51.72 % ) " "Info: Total interconnect delay = 2.123 ns ( 51.72 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "4.105 ns" { count[6] count23[6] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "4.105 ns" { count[6] {} count23[6] {} } { 0.000ns 2.123ns } { 0.000ns 1.982ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0}  } { { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "2.495 ns" { ck ck~clkctrl count[6] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "2.495 ns" { ck {} ck~combout {} ck~clkctrl {} count[6] {} } { 0.000ns 0.000ns 0.343ns 0.680ns } { 0.000ns 0.854ns 0.000ns 0.618ns } "" } } { "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "d:/program files/quartus/bin/TimingClosureFloorplan.fld" "" "4.105 ns" { count[6] count23[6] } "NODE_NAME" } } { "d:/program files/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "d:/program files/quartus/bin/Technology_Viewer.qrui" "4.105 ns" { count[6] {} count23[6] {} } { 0.000ns 2.123ns } { 0.000ns 1.982ns } "" } }  } 0 0 "tco from clock "%1!s!" to destination pin "%2!s!" through %5!s! "%3!s!" is %4!s!" 0 0 "" 0}
  7. { "Info" "IQEXE_ERROR_COUNT" "Classic Timing Analyzer 0 s 1  Quartus II " "Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 1 warning" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "145 " "Info: Allocated 145 megabytes of memory during processing" {  } {  } 0 0 "Allocated %1!s! megabytes of memory during processing" 0 0 "" 0} { "Info" "IQEXE_END_BANNER_TIME" "Wed Mar 04 15:53:20 2009 " "Info: Processing ended: Wed Mar 04 15:53:20 2009" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:01 " "Info: Elapsed time: 00:00:01" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0}