fj.hier_info
资源名称:fj.rar [点击查看]
上传用户:whhc027
上传日期:2022-08-10
资源大小:410k
文件大小:1k
源码类别:
VHDL/FPGA/Verilog
开发平台:
VHDL
- |fj
- clk => fmca.CLK
- clk => cf1[7].CLK
- clk => cf1[6].CLK
- clk => cf1[5].CLK
- clk => cf1[4].CLK
- clk => cf1[3].CLK
- clk => cf1[2].CLK
- clk => cf1[1].CLK
- clk => cf1[0].CLK
- clk => cs0[7].CLK
- clk => cs0[6].CLK
- clk => cs0[5].CLK
- clk => cs0[4].CLK
- clk => cs0[3].CLK
- clk => cs0[2].CLK
- clk => cs0[1].CLK
- clk => cs0[0].CLK
- clk => sv11.CLK
- clk => sh1.CLK
- clk => csh1[0].CLK
- clk => csh1[1].CLK
- clk => csh1[2].CLK
- clk => csh1[3].CLK
- clk => csh1[4].CLK
- clk => csh1[5].CLK
- clk => csh1[6].CLK
- clk => csh1[7].CLK
- clk => fmcb.CLK
- clk => ah1.CLK
- clk => cv1[11].CLK
- clk => cv1[10].CLK
- clk => cv1[9].CLK
- clk => cv1[8].CLK
- clk => cv1[7].CLK
- clk => cv1[6].CLK
- clk => cv1[5].CLK
- clk => cv1[4].CLK
- clk => cv1[3].CLK
- clk => cv1[2].CLK
- clk => cv1[1].CLK
- clk => cv1[0].CLK
- clk => av1.CLK
- s => cs0~7.OUTPUTSELECT
- s => cs0~6.OUTPUTSELECT
- s => cs0~5.OUTPUTSELECT
- s => cs0~4.OUTPUTSELECT
- s => cs0~3.OUTPUTSELECT
- s => cs0~2.OUTPUTSELECT
- s => cs0~1.OUTPUTSELECT
- s => cs0~0.OUTPUTSELECT
- s => process0~0.IN1
- s => cs1[7].CLK
- s => cs1[6].CLK
- s => cs1[5].CLK
- s => cs1[4].CLK
- s => cs1[3].CLK
- s => cs1[2].CLK
- s => cs1[1].CLK
- s => cs1[0].CLK
- s => sv1.CLK
- fmc <= fmcb.DB_MAX_OUTPUT_PORT_TYPE
- fmc1 <= fmcc~0.DB_MAX_OUTPUT_PORT_TYPE
- sh <= sh1.DB_MAX_OUTPUT_PORT_TYPE
- ah <= ah1.DB_MAX_OUTPUT_PORT_TYPE
- sv <= sv1.DB_MAX_OUTPUT_PORT_TYPE
- av <= av1.DB_MAX_OUTPUT_PORT_TYPE
- oe <= oe1.DB_MAX_OUTPUT_PORT_TYPE