fj.hier_info
上传用户:whhc027
上传日期:2022-08-10
资源大小:410k
文件大小:1k
源码类别:

VHDL/FPGA/Verilog

开发平台:

VHDL

  1. |fj
  2. clk => fmca.CLK
  3. clk => cf1[7].CLK
  4. clk => cf1[6].CLK
  5. clk => cf1[5].CLK
  6. clk => cf1[4].CLK
  7. clk => cf1[3].CLK
  8. clk => cf1[2].CLK
  9. clk => cf1[1].CLK
  10. clk => cf1[0].CLK
  11. clk => cs0[7].CLK
  12. clk => cs0[6].CLK
  13. clk => cs0[5].CLK
  14. clk => cs0[4].CLK
  15. clk => cs0[3].CLK
  16. clk => cs0[2].CLK
  17. clk => cs0[1].CLK
  18. clk => cs0[0].CLK
  19. clk => sv11.CLK
  20. clk => sh1.CLK
  21. clk => csh1[0].CLK
  22. clk => csh1[1].CLK
  23. clk => csh1[2].CLK
  24. clk => csh1[3].CLK
  25. clk => csh1[4].CLK
  26. clk => csh1[5].CLK
  27. clk => csh1[6].CLK
  28. clk => csh1[7].CLK
  29. clk => fmcb.CLK
  30. clk => ah1.CLK
  31. clk => cv1[11].CLK
  32. clk => cv1[10].CLK
  33. clk => cv1[9].CLK
  34. clk => cv1[8].CLK
  35. clk => cv1[7].CLK
  36. clk => cv1[6].CLK
  37. clk => cv1[5].CLK
  38. clk => cv1[4].CLK
  39. clk => cv1[3].CLK
  40. clk => cv1[2].CLK
  41. clk => cv1[1].CLK
  42. clk => cv1[0].CLK
  43. clk => av1.CLK
  44. s => cs0~7.OUTPUTSELECT
  45. s => cs0~6.OUTPUTSELECT
  46. s => cs0~5.OUTPUTSELECT
  47. s => cs0~4.OUTPUTSELECT
  48. s => cs0~3.OUTPUTSELECT
  49. s => cs0~2.OUTPUTSELECT
  50. s => cs0~1.OUTPUTSELECT
  51. s => cs0~0.OUTPUTSELECT
  52. s => process0~0.IN1
  53. s => cs1[7].CLK
  54. s => cs1[6].CLK
  55. s => cs1[5].CLK
  56. s => cs1[4].CLK
  57. s => cs1[3].CLK
  58. s => cs1[2].CLK
  59. s => cs1[1].CLK
  60. s => cs1[0].CLK
  61. s => sv1.CLK
  62. fmc <= fmcb.DB_MAX_OUTPUT_PORT_TYPE
  63. fmc1 <= fmcc~0.DB_MAX_OUTPUT_PORT_TYPE
  64. sh <= sh1.DB_MAX_OUTPUT_PORT_TYPE
  65. ah <= ah1.DB_MAX_OUTPUT_PORT_TYPE
  66. sv <= sv1.DB_MAX_OUTPUT_PORT_TYPE
  67. av <= av1.DB_MAX_OUTPUT_PORT_TYPE
  68. oe <= oe1.DB_MAX_OUTPUT_PORT_TYPE