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fj.sim.rpt
资源名称：fj.rar　[点击查看]
上传用户：whhc027
上传日期：2022-08-10
资源大小：410k
文件大小：20k
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

fj.sim.rpt：源码内容
  1. Simulator report for fj
  2. Thu Mar 05 01:35:18 2009
  3. Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
  6. ---------------------
  7. ; Table of Contents ;
  8. ---------------------
  9.   1. Legal Notice
  10.   2. Simulator Summary
  11.   3. Simulator Settings
  12.   4. Simulation Waveforms
  13.   5. Coverage Summary
  14.   6. Complete 1/0-Value Coverage
  15.   7. Missing 1-Value Coverage
  16.   8. Missing 0-Value Coverage
  17.   9. Simulator INI Usage
  18.  10. Simulator Messages
  22. ----------------
  23. ; Legal Notice ;
  24. ----------------
  25. Copyright (C) 1991-2007 Altera Corporation
  26. Your use of Altera Corporation's design tools, logic functions 
  27. and other software and tools, and its AMPP partner logic 
  28. functions, and any output files from any of the foregoing 
  29. (including device programming or simulation files), and any 
  30. associated documentation or information are expressly subject 
  31. to the terms and conditions of the Altera Program License 
  32. Subscription Agreement, Altera MegaCore Function License 
  33. Agreement, or other applicable license agreement, including, 
  34. without limitation, that your use is for the sole purpose of 
  35. programming logic devices manufactured by Altera and sold by 
  36. Altera or its authorized distributors.  Please refer to the 
  37. applicable agreement for further details.
  41. +--------------------------------------------+
  42. ; Simulator Summary                          ;
  43. +-----------------------------+--------------+
  44. ; Type                        ; Value        ;
  45. +-----------------------------+--------------+
  46. ; Simulation Start Time       ; 0 ps         ;
  47. ; Simulation End Time         ; 7.0 ms       ;
  48. ; Simulation Netlist Size     ; 140 nodes    ;
  49. ; Simulation Coverage         ;      93.30 % ;
  50. ; Total Number of Transitions ; 895997       ;
  51. ; Simulation Breakpoints      ; 0            ;
  52. ; Family                      ; Stratix II   ;
  53. ; Device                      ; EP2S15F484C3 ;
  54. +-----------------------------+--------------+
  57. +-------------------------------------------------------------------------------------------------------------------------+
  58. ; Simulator Settings                                                                                                      ;
  59. +--------------------------------------------------------------------------------------------+------------+---------------+
  60. ; Option                                                                                     ; Setting    ; Default Value ;
  61. +--------------------------------------------------------------------------------------------+------------+---------------+
  62. ; Simulation mode                                                                            ; Timing     ; Timing        ;
  63. ; Start time                                                                                 ; 0 ns       ; 0 ns          ;
  64. ; Simulation results format                                                                  ; CVWF       ;               ;
  65. ; Add pins automatically to simulation output waveforms                                      ; On         ; On            ;
  66. ; Check outputs                                                                              ; Off        ; Off           ;
  67. ; Report simulation coverage                                                                 ; On         ; On            ;
  68. ; Display complete 1/0 value coverage report                                                 ; On         ; On            ;
  69. ; Display missing 1-value coverage report                                                    ; On         ; On            ;
  70. ; Display missing 0-value coverage report                                                    ; On         ; On            ;
  71. ; Detect setup and hold time violations                                                      ; Off        ; Off           ;
  72. ; Detect glitches                                                                            ; Off        ; Off           ;
  73. ; Disable timing delays in Timing Simulation                                                 ; Off        ; Off           ;
  74. ; Generate Signal Activity File                                                              ; Off        ; Off           ;
  75. ; Generate VCD File for PowerPlay Power Analyzer                                             ; Off        ; Off           ;
  76. ; Group bus channels in simulation results                                                   ; Off        ; Off           ;
  77. ; Preserve fewer signal transitions to reduce memory requirements                            ; On         ; On            ;
  78. ; Trigger vector comparison with the specified mode                                          ; INPUT_EDGE ; INPUT_EDGE    ;
  79. ; Disable setup and hold time violations detection in input registers of bi-directional pins ; Off        ; Off           ;
  80. ; Overwrite Waveform Inputs With Simulation Outputs                                          ; Off        ;               ;
  81. ; Perform Glitch Filtering in Timing Simulation                                              ; Auto       ; Auto          ;
  82. +--------------------------------------------------------------------------------------------+------------+---------------+
  85. +----------------------+
  86. ; Simulation Waveforms ;
  87. +----------------------+
  88. Waveform report data cannot be output to ASCII.
  89. Please use Quartus II to view the waveform report data.
  92. +--------------------------------------------------------------------+
  93. ; Coverage Summary                                                   ;
  94. +-----------------------------------------------------+--------------+
  95. ; Type                                                ; Value        ;
  96. +-----------------------------------------------------+--------------+
  97. ; Total coverage as a percentage                      ;      93.30 % ;
  98. ; Total nodes checked                                 ; 140          ;
  99. ; Total output ports checked                          ; 179          ;
  100. ; Total output ports with complete 1/0-value coverage ; 167          ;
  101. ; Total output ports with no 1/0-value coverage       ; 12           ;
  102. ; Total output ports with no 1-value coverage         ; 12           ;
  103. ; Total output ports with no 0-value coverage         ; 12           ;
  104. +-----------------------------------------------------+--------------+
  107. The following table displays output ports that toggle between 1 and 0 during simulation.
  108. +--------------------------------------------------------+
  109. ; Complete 1/0-Value Coverage                            ;
  110. +------------------+------------------+------------------+
  111. ; Node Name        ; Output Port Name ; Output Port Type ;
  112. +------------------+------------------+------------------+
  113. ; |fj|cf1[3]       ; |fj|cf1[3]       ; regout           ;
  114. ; |fj|cf1[0]       ; |fj|cf1[0]       ; regout           ;
  115. ; |fj|cf1[2]       ; |fj|cf1[2]       ; regout           ;
  116. ; |fj|cf1[7]       ; |fj|cf1[7]       ; regout           ;
  117. ; |fj|cf1[6]       ; |fj|cf1[6]       ; regout           ;
  118. ; |fj|cf1[5]       ; |fj|cf1[5]       ; regout           ;
  119. ; |fj|cf1[1]       ; |fj|cf1[1]       ; regout           ;
  120. ; |fj|cf1[4]       ; |fj|cf1[4]       ; regout           ;
  121. ; |fj|cs1[2]       ; |fj|cs1[2]       ; regout           ;
  122. ; |fj|cs1[3]       ; |fj|cs1[3]       ; regout           ;
  123. ; |fj|cs1[1]       ; |fj|cs1[1]       ; regout           ;
  124. ; |fj|cs1[0]       ; |fj|cs1[0]       ; regout           ;
  125. ; |fj|csh1[4]      ; |fj|csh1[4]      ; regout           ;
  126. ; |fj|csh1[3]      ; |fj|csh1[3]      ; regout           ;
  127. ; |fj|csh1[1]      ; |fj|csh1[1]      ; regout           ;
  128. ; |fj|csh1[2]      ; |fj|csh1[2]      ; regout           ;
  129. ; |fj|csh1[7]      ; |fj|csh1[7]      ; regout           ;
  130. ; |fj|csh1[6]      ; |fj|csh1[6]      ; regout           ;
  131. ; |fj|csh1[5]      ; |fj|csh1[5]      ; regout           ;
  132. ; |fj|Add0~121     ; |fj|Add0~121     ; sumout           ;
  133. ; |fj|Add0~121     ; |fj|Add0~122     ; cout             ;
  134. ; |fj|Add0~125     ; |fj|Add0~125     ; sumout           ;
  135. ; |fj|Add0~125     ; |fj|Add0~126     ; cout             ;
  136. ; |fj|Add0~129     ; |fj|Add0~129     ; sumout           ;
  137. ; |fj|Add0~129     ; |fj|Add0~130     ; cout             ;
  138. ; |fj|Add0~133     ; |fj|Add0~133     ; sumout           ;
  139. ; |fj|Add0~133     ; |fj|Add0~134     ; cout             ;
  140. ; |fj|Add0~137     ; |fj|Add0~137     ; sumout           ;
  141. ; |fj|Add0~137     ; |fj|Add0~138     ; cout             ;
  142. ; |fj|Add0~141     ; |fj|Add0~141     ; sumout           ;
  143. ; |fj|Add0~141     ; |fj|Add0~142     ; cout             ;
  144. ; |fj|Add0~145     ; |fj|Add0~145     ; sumout           ;
  145. ; |fj|Add0~145     ; |fj|Add0~146     ; cout             ;
  146. ; |fj|Add0~149     ; |fj|Add0~149     ; sumout           ;
  147. ; |fj|Add3~120     ; |fj|Add3~120     ; sumout           ;
  148. ; |fj|Add3~120     ; |fj|Add3~121     ; cout             ;
  149. ; |fj|Add3~124     ; |fj|Add3~124     ; sumout           ;
  150. ; |fj|Add3~124     ; |fj|Add3~125     ; cout             ;
  151. ; |fj|Add3~128     ; |fj|Add3~128     ; sumout           ;
  152. ; |fj|Add3~128     ; |fj|Add3~129     ; cout             ;
  153. ; |fj|cs0[1]       ; |fj|cs0[1]       ; regout           ;
  154. ; |fj|cs0[2]       ; |fj|cs0[2]       ; regout           ;
  155. ; |fj|cs0[6]       ; |fj|cs0[6]       ; regout           ;
  156. ; |fj|cs0[7]       ; |fj|cs0[7]       ; regout           ;
  157. ; |fj|cs0[5]       ; |fj|cs0[5]       ; regout           ;
  158. ; |fj|cs0[3]       ; |fj|cs0[3]       ; regout           ;
  159. ; |fj|cs0[0]       ; |fj|cs0[0]       ; regout           ;
  160. ; |fj|cs0[4]       ; |fj|cs0[4]       ; regout           ;
  161. ; |fj|Add3~132     ; |fj|Add3~132     ; sumout           ;
  162. ; |fj|Add3~132     ; |fj|Add3~133     ; cout             ;
  163. ; |fj|csh1[0]      ; |fj|csh1[0]      ; regout           ;
  164. ; |fj|Add1~121     ; |fj|Add1~121     ; sumout           ;
  165. ; |fj|Add1~121     ; |fj|Add1~122     ; cout             ;
  166. ; |fj|Add1~125     ; |fj|Add1~125     ; sumout           ;
  167. ; |fj|Add1~125     ; |fj|Add1~126     ; cout             ;
  168. ; |fj|Add1~129     ; |fj|Add1~129     ; sumout           ;
  169. ; |fj|Add1~129     ; |fj|Add1~130     ; cout             ;
  170. ; |fj|Add1~133     ; |fj|Add1~133     ; sumout           ;
  171. ; |fj|Add1~133     ; |fj|Add1~134     ; cout             ;
  172. ; |fj|Add1~137     ; |fj|Add1~137     ; sumout           ;
  173. ; |fj|Add1~137     ; |fj|Add1~138     ; cout             ;
  174. ; |fj|Add1~141     ; |fj|Add1~141     ; sumout           ;
  175. ; |fj|Add1~141     ; |fj|Add1~142     ; cout             ;
  176. ; |fj|Add1~145     ; |fj|Add1~145     ; sumout           ;
  177. ; |fj|Add1~145     ; |fj|Add1~146     ; cout             ;
  178. ; |fj|Add1~149     ; |fj|Add1~149     ; sumout           ;
  179. ; |fj|Add4~181     ; |fj|Add4~181     ; sumout           ;
  180. ; |fj|Add4~181     ; |fj|Add4~182     ; cout             ;
  181. ; |fj|Add4~185     ; |fj|Add4~185     ; sumout           ;
  182. ; |fj|Add4~185     ; |fj|Add4~186     ; cout             ;
  183. ; |fj|Add4~189     ; |fj|Add4~189     ; sumout           ;
  184. ; |fj|Add4~189     ; |fj|Add4~190     ; cout             ;
  185. ; |fj|Add4~193     ; |fj|Add4~193     ; sumout           ;
  186. ; |fj|Add4~193     ; |fj|Add4~194     ; cout             ;
  187. ; |fj|Add4~197     ; |fj|Add4~197     ; sumout           ;
  188. ; |fj|Add4~197     ; |fj|Add4~198     ; cout             ;
  189. ; |fj|Add4~201     ; |fj|Add4~201     ; sumout           ;
  190. ; |fj|Add4~201     ; |fj|Add4~202     ; cout             ;
  191. ; |fj|Add4~205     ; |fj|Add4~205     ; sumout           ;
  192. ; |fj|Add4~205     ; |fj|Add4~206     ; cout             ;
  193. ; |fj|Add4~209     ; |fj|Add4~209     ; sumout           ;
  194. ; |fj|Add4~209     ; |fj|Add4~210     ; cout             ;
  195. ; |fj|Add4~213     ; |fj|Add4~213     ; sumout           ;
  196. ; |fj|Add4~213     ; |fj|Add4~214     ; cout             ;
  197. ; |fj|Add4~217     ; |fj|Add4~217     ; sumout           ;
  198. ; |fj|Add4~217     ; |fj|Add4~218     ; cout             ;
  199. ; |fj|Add4~221     ; |fj|Add4~221     ; sumout           ;
  200. ; |fj|Add4~221     ; |fj|Add4~222     ; cout             ;
  201. ; |fj|Add4~225     ; |fj|Add4~225     ; sumout           ;
  202. ; |fj|Add2~121     ; |fj|Add2~121     ; sumout           ;
  203. ; |fj|Add2~121     ; |fj|Add2~122     ; cout             ;
  204. ; |fj|Add2~125     ; |fj|Add2~125     ; sumout           ;
  205. ; |fj|Add2~125     ; |fj|Add2~126     ; cout             ;
  206. ; |fj|Add2~129     ; |fj|Add2~129     ; sumout           ;
  207. ; |fj|Add2~129     ; |fj|Add2~130     ; cout             ;
  208. ; |fj|Add2~133     ; |fj|Add2~133     ; sumout           ;
  209. ; |fj|Add2~133     ; |fj|Add2~134     ; cout             ;
  210. ; |fj|Add2~137     ; |fj|Add2~137     ; sumout           ;
  211. ; |fj|Add2~137     ; |fj|Add2~138     ; cout             ;
  212. ; |fj|Add2~141     ; |fj|Add2~141     ; sumout           ;
  213. ; |fj|Add2~141     ; |fj|Add2~142     ; cout             ;
  214. ; |fj|Add2~145     ; |fj|Add2~145     ; sumout           ;
  215. ; |fj|Add2~145     ; |fj|Add2~146     ; cout             ;
  216. ; |fj|Add2~149     ; |fj|Add2~149     ; sumout           ;
  217. ; |fj|fmcb         ; |fj|fmcb         ; regout           ;
  218. ; |fj|sv1          ; |fj|sv1          ; regout           ;
  219. ; |fj|sv11         ; |fj|sv11         ; regout           ;
  220. ; |fj|fmcc~0       ; |fj|fmcc~0       ; combout          ;
  221. ; |fj|sh1          ; |fj|sh1          ; regout           ;
  222. ; |fj|ah1          ; |fj|ah1          ; regout           ;
  223. ; |fj|av1          ; |fj|av1          ; regout           ;
  224. ; |fj|oe1          ; |fj|oe1          ; regout           ;
  225. ; |fj|fmca         ; |fj|fmca         ; regout           ;
  226. ; |fj|process2~29  ; |fj|process2~29  ; combout          ;
  227. ; |fj|LessThan1~80 ; |fj|LessThan1~80 ; combout          ;
  228. ; |fj|process2~0   ; |fj|process2~0   ; combout          ;
  229. ; |fj|process3~166 ; |fj|process3~166 ; combout          ;
  230. ; |fj|process3~167 ; |fj|process3~167 ; combout          ;
  231. ; |fj|process4~116 ; |fj|process4~116 ; combout          ;
  232. ; |fj|cv1[10]      ; |fj|cv1[10]      ; regout           ;
  233. ; |fj|cv1[11]      ; |fj|cv1[11]      ; regout           ;
  234. ; |fj|cv1[8]       ; |fj|cv1[8]       ; regout           ;
  235. ; |fj|cv1[5]       ; |fj|cv1[5]       ; regout           ;
  236. ; |fj|cv1[6]       ; |fj|cv1[6]       ; regout           ;
  237. ; |fj|cv1[4]       ; |fj|cv1[4]       ; regout           ;
  238. ; |fj|cv1[9]       ; |fj|cv1[9]       ; regout           ;
  239. ; |fj|cv1[7]       ; |fj|cv1[7]       ; regout           ;
  240. ; |fj|cv1[0]       ; |fj|cv1[0]       ; regout           ;
  241. ; |fj|cv1[2]       ; |fj|cv1[2]       ; regout           ;
  242. ; |fj|cv1[3]       ; |fj|cv1[3]       ; regout           ;
  243. ; |fj|cv1[1]       ; |fj|cv1[1]       ; regout           ;
  244. ; |fj|process0~0   ; |fj|process0~0   ; combout          ;
  245. ; |fj|LessThan1~81 ; |fj|LessThan1~81 ; combout          ;
  246. ; |fj|LessThan1~82 ; |fj|LessThan1~82 ; combout          ;
  247. ; |fj|LessThan6~82 ; |fj|LessThan6~82 ; combout          ;
  248. ; |fj|process6~172 ; |fj|process6~172 ; combout          ;
  249. ; |fj|process6~173 ; |fj|process6~173 ; combout          ;
  250. ; |fj|cv1~338      ; |fj|cv1~338      ; combout          ;
  251. ; |fj|cv1~339      ; |fj|cv1~339      ; combout          ;
  252. ; |fj|cv1~340      ; |fj|cv1~340      ; combout          ;
  253. ; |fj|cv1~341      ; |fj|cv1~341      ; combout          ;
  254. ; |fj|cv1~342      ; |fj|cv1~342      ; combout          ;
  255. ; |fj|cv1~343      ; |fj|cv1~343      ; combout          ;
  256. ; |fj|cv1~344      ; |fj|cv1~344      ; combout          ;
  257. ; |fj|cv1~345      ; |fj|cv1~345      ; combout          ;
  258. ; |fj|cv1~346      ; |fj|cv1~346      ; combout          ;
  259. ; |fj|cv1~347      ; |fj|cv1~347      ; combout          ;
  260. ; |fj|cv1~348      ; |fj|cv1~348      ; combout          ;
  261. ; |fj|cv1~349      ; |fj|cv1~349      ; combout          ;
  262. ; |fj|process6~175 ; |fj|process6~175 ; combout          ;
  263. ; |fj|process9~143 ; |fj|process9~143 ; combout          ;
  264. ; |fj|process9~144 ; |fj|process9~144 ; combout          ;
  265. ; |fj|process9~145 ; |fj|process9~145 ; combout          ;
  266. ; |fj|process9~146 ; |fj|process9~146 ; combout          ;
  267. ; |fj|process9~147 ; |fj|process9~147 ; combout          ;
  268. ; |fj|oe1~4        ; |fj|oe1~4        ; combout          ;
  269. ; |fj|fmc          ; |fj|fmc          ; padio            ;
  270. ; |fj|fmc1         ; |fj|fmc1         ; padio            ;
  271. ; |fj|sh           ; |fj|sh           ; padio            ;
  272. ; |fj|ah           ; |fj|ah           ; padio            ;
  273. ; |fj|sv           ; |fj|sv           ; padio            ;
  274. ; |fj|av           ; |fj|av           ; padio            ;
  275. ; |fj|oe           ; |fj|oe           ; padio            ;
  276. ; |fj|clk          ; |fj|clk~corein   ; combout          ;
  277. ; |fj|s            ; |fj|s~corein     ; combout          ;
  278. ; |fj|clk~clkctrl  ; |fj|clk~clkctrl  ; outclk           ;
  279. ; |fj|s~clkctrl    ; |fj|s~clkctrl    ; outclk           ;
  280. +------------------+------------------+------------------+
  283. The following table displays output ports that do not toggle to 1 during simulation.
  284. +--------------------------------------------------------+
  285. ; Missing 1-Value Coverage                               ;
  286. +------------------+------------------+------------------+
  287. ; Node Name        ; Output Port Name ; Output Port Type ;
  288. +------------------+------------------+------------------+
  289. ; |fj|cs1[6]       ; |fj|cs1[6]       ; regout           ;
  290. ; |fj|cs1[4]       ; |fj|cs1[4]       ; regout           ;
  291. ; |fj|cs1[7]       ; |fj|cs1[7]       ; regout           ;
  292. ; |fj|cs1[5]       ; |fj|cs1[5]       ; regout           ;
  293. ; |fj|Add3~136     ; |fj|Add3~136     ; sumout           ;
  294. ; |fj|Add3~136     ; |fj|Add3~137     ; cout             ;
  295. ; |fj|Add3~140     ; |fj|Add3~140     ; sumout           ;
  296. ; |fj|Add3~140     ; |fj|Add3~141     ; cout             ;
  297. ; |fj|Add3~144     ; |fj|Add3~144     ; sumout           ;
  298. ; |fj|Add3~144     ; |fj|Add3~145     ; cout             ;
  299. ; |fj|Add3~148     ; |fj|Add3~148     ; sumout           ;
  300. ; |fj|process6~174 ; |fj|process6~174 ; combout          ;
  301. +------------------+------------------+------------------+
  304. The following table displays output ports that do not toggle to 0 during simulation.
  305. +--------------------------------------------------------+
  306. ; Missing 0-Value Coverage                               ;
  307. +------------------+------------------+------------------+
  308. ; Node Name        ; Output Port Name ; Output Port Type ;
  309. +------------------+------------------+------------------+
  310. ; |fj|cs1[6]       ; |fj|cs1[6]       ; regout           ;
  311. ; |fj|cs1[4]       ; |fj|cs1[4]       ; regout           ;
  312. ; |fj|cs1[7]       ; |fj|cs1[7]       ; regout           ;
  313. ; |fj|cs1[5]       ; |fj|cs1[5]       ; regout           ;
  314. ; |fj|Add3~136     ; |fj|Add3~136     ; sumout           ;
  315. ; |fj|Add3~136     ; |fj|Add3~137     ; cout             ;
  316. ; |fj|Add3~140     ; |fj|Add3~140     ; sumout           ;
  317. ; |fj|Add3~140     ; |fj|Add3~141     ; cout             ;
  318. ; |fj|Add3~144     ; |fj|Add3~144     ; sumout           ;
  319. ; |fj|Add3~144     ; |fj|Add3~145     ; cout             ;
  320. ; |fj|Add3~148     ; |fj|Add3~148     ; sumout           ;
  321. ; |fj|process6~174 ; |fj|process6~174 ; combout          ;
  322. +------------------+------------------+------------------+
  325. +---------------------+
  326. ; Simulator INI Usage ;
  327. +--------+------------+
  328. ; Option ; Usage      ;
  329. +--------+------------+
  332. +--------------------+
  333. ; Simulator Messages ;
  334. +--------------------+
  335. Info: *******************************************************************
  336. Info: Running Quartus II Simulator
  337.     Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
  338.     Info: Processing started: Thu Mar 05 01:35:06 2009
  339. Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off fj -c fj
  340. Info: Using vector source file "C:/Users/QY/Desktop/06124317/fj/fj.vwf"
  341. Info: Inverted registers were found during simulation
  342.     Info: Register: |fj|cv1[10]
  343.     Info: Register: |fj|cv1[11]
  344.     Info: Register: |fj|cv1[8]
  345.     Info: Register: |fj|cv1[5]
  346.     Info: Register: |fj|cv1[6]
  347.     Info: Register: |fj|cv1[7]
  348.     Info: Register: |fj|cv1[3]
  349. Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
  350.     Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
  351. Info: Simulation partitioned into 1 sub-simulations
  352. Info: Simulation coverage is      93.30 %
  353. Info: Number of transitions in simulation is 895997
  354. Info: Quartus II Simulator was successful. 0 errors, 0 warnings
  355.     Info: Allocated 127 megabytes of memory during processing
  356.     Info: Processing ended: Thu Mar 05 01:35:18 2009
  357.     Info: Elapsed time: 00:00:12