VHDL/FPGA/Verilog

开发平台：

VHDL

fj.tan.summary：源码内容

							--------------------------------------------------------------------------------------
Timing Analyzer Summary
--------------------------------------------------------------------------------------
Type           : Worst-case tsu
Slack          : N/A
Required Time  : None
Actual Time    : 3.730 ns
From           : s
To             : fmca
From Clock     : --
To Clock       : clk
Failed Paths   : 0
Type           : Worst-case tco
Slack          : N/A
Required Time  : None
Actual Time    : 8.813 ns
From           : sv1
To             : fmc1
From Clock     : s
To Clock       : --
Failed Paths   : 0
Type           : Worst-case th
Slack          : N/A
Required Time  : None
Actual Time    : -3.048 ns
From           : s
To             : cs0[5]
From Clock     : --
To Clock       : clk
Failed Paths   : 0
Type           : Clock Setup: 'clk'
Slack          : N/A
Required Time  : None
Actual Time    : 351.62 MHz ( period = 2.844 ns )
From           : cf1[0]
To             : fmcb
From Clock     : clk
To Clock       : clk
Failed Paths   : 0
Type           : Clock Setup: 's'
Slack          : N/A
Required Time  : None
Actual Time    : 492.37 MHz ( period = 2.031 ns )
From           : cs1[2]
To             : cs1[7]
From Clock     : s
To Clock       : s
Failed Paths   : 0
Type           : Total number of failed paths
Slack          : 
Required Time  : 
Actual Time    : 
From           : 
To             : 
From Clock     : 
To Clock       : 
Failed Paths   : 0
--------------------------------------------------------------------------------------

						