VHDL/FPGA/Verilog

开发平台：

VHDL

fj.fit.smsg：源码内容

							Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Started Fast Input/Output/OE register processing
Extra Info: Finished Fast Input/Output/OE register processing
Extra Info: Moving registers into I/O cells, DSP blocks, and RAM blocks to improve timing and density
Extra Info: Finished moving registers into I/O cells, DSP blocks, and RAM blocks

						