VHDL/FPGA/Verilog

开发平台：

VHDL

fj.map.summary：源码内容

							Analysis & Synthesis Status : Successful - Thu Mar 05 01:07:54 2009
Quartus II Version : 7.2 Build 151 09/26/2007 SJ Full Version
Revision Name : fj
Top-level Entity Name : fj
Family : Stratix II
Logic utilization : N/A
    Combinational ALUTs : 77
    Dedicated logic registers : 52
Total registers : 52
Total pins : 9
Total virtual pins : 0
Total block memory bits : 0
DSP block 9-bit elements : 0
Total PLLs : 0
Total DLLs : 0

						