VHDL/FPGA/Verilog

开发平台：
VHDL

I8253f.tan.summary：源码内容
							--------------------------------------------------------------------------------------
Timing Analyzer Summary
--------------------------------------------------------------------------------------
Type           : Worst-case tsu
Slack          : N/A
Required Time  : None
Actual Time    : 4.878 ns
From           : datain[2]
To             : cmd[2]
From Clock     : --
To Clock       : A1
Failed Paths   : 0
Type           : Worst-case tco
Slack          : N/A
Required Time  : None
Actual Time    : 14.082 ns
From           : dataout[1]$latch
To             : dataout[1]
From Clock     : RD
To Clock       : --
Failed Paths   : 0
Type           : Worst-case th
Slack          : N/A
Required Time  : None
Actual Time    : 4.912 ns
From           : WR
To             : wover0
From Clock     : --
To Clock       : RD
Failed Paths   : 0
Type           : Clock Setup: 'WR'
Slack          : N/A
Required Time  : None
Actual Time    : 67.66 MHz ( period = 14.780 ns )
From           : wover2
To             : wreset2
From Clock     : WR
To Clock       : WR
Failed Paths   : 0
Type           : Clock Setup: 'RD'
Slack          : N/A
Required Time  : None
Actual Time    : 68.90 MHz ( period = 14.514 ns )
From           : wover2
To             : wreset2
From Clock     : RD
To Clock       : RD
Failed Paths   : 0
Type           : Clock Setup: 'CS'
Slack          : N/A
Required Time  : None
Actual Time    : 69.75 MHz ( period = 14.336 ns )
From           : wover2
To             : wreset2
From Clock     : CS
To Clock       : CS
Failed Paths   : 0
Type           : Clock Setup: 'A0'
Slack          : N/A
Required Time  : None
Actual Time    : 71.92 MHz ( period = 13.904 ns )
From           : wover2
To             : wreset2
From Clock     : A0
To Clock       : A0
Failed Paths   : 0
Type           : Clock Setup: 'A1'
Slack          : N/A
Required Time  : None
Actual Time    : 73.34 MHz ( period = 13.636 ns )
From           : wover2
To             : wreset2
From Clock     : A1
To Clock       : A1
Failed Paths   : 0
Type           : Clock Setup: 'clk2'
Slack          : N/A
Required Time  : None
Actual Time    : 318.67 MHz ( period = 3.138 ns )
From           : cnt2[13]
To             : cnt2[2]
From Clock     : clk2
To Clock       : clk2
Failed Paths   : 0
Type           : Clock Setup: 'clk0'
Slack          : N/A
Required Time  : None
Actual Time    : 343.88 MHz ( period = 2.908 ns )
From           : cnt0[13]~reg0
To             : cnt0[4]~reg0
From Clock     : clk0
To Clock       : clk0
Failed Paths   : 0
Type           : Clock Setup: 'clk1'
Slack          : N/A
Required Time  : None
Actual Time    : 368.19 MHz ( period = 2.716 ns )
From           : cnt1[10]
To             : cnt1[8]
From Clock     : clk1
To Clock       : clk1
Failed Paths   : 0
Type           : Clock Setup: 'gate2'
Slack          : N/A
Required Time  : None
Actual Time    : Restricted to 500.00 MHz ( period = 2.000 ns )
From           : edge2
To             : edge2
From Clock     : gate2
To Clock       : gate2
Failed Paths   : 0
Type           : Clock Setup: 'gate1'
Slack          : N/A
Required Time  : None
Actual Time    : Restricted to 500.00 MHz ( period = 2.000 ns )
From           : edge1
To             : edge1
From Clock     : gate1
To Clock       : gate1
Failed Paths   : 0
Type           : Clock Setup: 'gate0'
Slack          : N/A
Required Time  : None
Actual Time    : Restricted to 500.00 MHz ( period = 2.000 ns )
From           : edge0
To             : edge0
From Clock     : gate0
To Clock       : gate0
Failed Paths   : 0
Type           : Clock Hold: 'WR'
Slack          : Not operational: Clock Skew > Data Delay
Required Time  : None
Actual Time    : N/A
From           : write2
To             : wover2
From Clock     : WR
To Clock       : WR
Failed Paths   : 189
Type           : Clock Hold: 'RD'
Slack          : Not operational: Clock Skew > Data Delay
Required Time  : None
Actual Time    : N/A
From           : write1
To             : wover1
From Clock     : RD
To Clock       : RD
Failed Paths   : 188
Type           : Clock Hold: 'CS'
Slack          : Not operational: Clock Skew > Data Delay
Required Time  : None
Actual Time    : N/A
From           : write2
To             : wover2
From Clock     : CS
To Clock       : CS
Failed Paths   : 185
Type           : Clock Hold: 'A1'
Slack          : Not operational: Clock Skew > Data Delay
Required Time  : None
Actual Time    : N/A
From           : cmd1[5]
To             : set1[9]
From Clock     : A1
To Clock       : A1
Failed Paths   : 185
Type           : Clock Hold: 'A0'
Slack          : Not operational: Clock Skew > Data Delay
Required Time  : None
Actual Time    : N/A
From           : cmd1[5]
To             : set1[9]
From Clock     : A0
To Clock       : A0
Failed Paths   : 184
Type           : Clock Hold: 'clk0'
Slack          : Not operational: Clock Skew > Data Delay
Required Time  : None
Actual Time    : N/A
From           : cnt0[13]~reg0
To             : buffer[13]
From Clock     : clk0
To Clock       : clk0
Failed Paths   : 16
Type           : Total number of failed paths
Slack          : 
Required Time  : 
Actual Time    : 
From           : 
To             : 
From Clock     : 
To Clock       : 
Failed Paths   : 947
--------------------------------------------------------------------------------------

						