开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
I8253f.map.rpt
资源名称：8253.rar　[点击查看]
上传用户：xuqufe
上传日期：2022-08-10
资源大小：2378k
文件大小：76k
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

I8253f.map.rpt：源码内容
  1. Analysis & Synthesis report for I8253f
  2. Mon Apr 19 14:43:32 2010
  3. Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
  6. ---------------------
  7. ; Table of Contents ;
  8. ---------------------
  9.   1. Legal Notice
  10.   2. Analysis & Synthesis Summary
  11.   3. Analysis & Synthesis Settings
  12.   4. Analysis & Synthesis Source Files Read
  13.   5. Analysis & Synthesis Resource Usage Summary
  14.   6. Analysis & Synthesis Resource Utilization by Entity
  15.   7. User-Specified and Inferred Latches
  16.   8. Logic Cells Representing Combinational Loops
  17.   9. Registers Removed During Synthesis
  18.  10. General Register Statistics
  19.  11. Multiplexer Restructuring Statistics (Restructuring Performed)
  20.  12. Analysis & Synthesis Messages
  24. ----------------
  25. ; Legal Notice ;
  26. ----------------
  27. Copyright (C) 1991-2007 Altera Corporation
  28. Your use of Altera Corporation's design tools, logic functions 
  29. and other software and tools, and its AMPP partner logic 
  30. functions, and any output files from any of the foregoing 
  31. (including device programming or simulation files), and any 
  32. associated documentation or information are expressly subject 
  33. to the terms and conditions of the Altera Program License 
  34. Subscription Agreement, Altera MegaCore Function License 
  35. Agreement, or other applicable license agreement, including, 
  36. without limitation, that your use is for the sole purpose of 
  37. programming logic devices manufactured by Altera and sold by 
  38. Altera or its authorized distributors.  Please refer to the 
  39. applicable agreement for further details.
  43. +--------------------------------------------------------------------------+
  44. ; Analysis & Synthesis Summary                                             ;
  45. +-------------------------------+------------------------------------------+
  46. ; Analysis & Synthesis Status   ; Successful - Mon Apr 19 14:43:31 2010    ;
  47. ; Quartus II Version            ; 7.2 Build 151 09/26/2007 SJ Full Version ;
  48. ; Revision Name                 ; I8253f                                   ;
  49. ; Top-level Entity Name         ; I8253f                                   ;
  50. ; Family                        ; Stratix II                               ;
  51. ; Logic utilization             ; N/A                                      ;
  52. ;     Combinational ALUTs       ; 379                                      ;
  53. ;     Dedicated logic registers ; 58                                       ;
  54. ; Total registers               ; 58                                       ;
  55. ; Total pins                    ; 48                                       ;
  56. ; Total virtual pins            ; 0                                        ;
  57. ; Total block memory bits       ; 0                                        ;
  58. ; DSP block 9-bit elements      ; 0                                        ;
  59. ; Total PLLs                    ; 0                                        ;
  60. ; Total DLLs                    ; 0                                        ;
  61. +-------------------------------+------------------------------------------+
  64. +-----------------------------------------------------------------------------------------------------------------------+
  65. ; Analysis & Synthesis Settings                                                                                         ;
  66. +-----------------------------------------------------------------------------+--------------------+--------------------+
  67. ; Option                                                                      ; Setting            ; Default Value      ;
  68. +-----------------------------------------------------------------------------+--------------------+--------------------+
  69. ; Top-level entity name                                                       ; I8253f             ; I8253f             ;
  70. ; Family name                                                                 ; Stratix II         ; Stratix II         ;
  71. ; Use Generated Physical Constraints File                                     ; Off                ;                    ;
  72. ; Use smart compilation                                                       ; Off                ; Off                ;
  73. ; Maximum processors allowed for parallel compilation                         ; 1                  ; 1                  ;
  74. ; Restructure Multiplexers                                                    ; Auto               ; Auto               ;
  75. ; Create Debugging Nodes for IP Cores                                         ; Off                ; Off                ;
  76. ; Preserve fewer node names                                                   ; On                 ; On                 ;
  77. ; Disable OpenCore Plus hardware evaluation                                   ; Off                ; Off                ;
  78. ; Verilog Version                                                             ; Verilog_2001       ; Verilog_2001       ;
  79. ; VHDL Version                                                                ; VHDL93             ; VHDL93             ;
  80. ; State Machine Processing                                                    ; Auto               ; Auto               ;
  81. ; Safe State Machine                                                          ; Off                ; Off                ;
  82. ; Extract Verilog State Machines                                              ; On                 ; On                 ;
  83. ; Extract VHDL State Machines                                                 ; On                 ; On                 ;
  84. ; Ignore Verilog initial constructs                                           ; Off                ; Off                ;
  85. ; Add Pass-Through Logic to Inferred RAMs                                     ; On                 ; On                 ;
  86. ; Parallel Synthesis                                                          ; Off                ; Off                ;
  87. ; DSP Block Balancing                                                         ; Auto               ; Auto               ;
  88. ; NOT Gate Push-Back                                                          ; On                 ; On                 ;
  89. ; Power-Up Don't Care                                                         ; On                 ; On                 ;
  90. ; Remove Redundant Logic Cells                                                ; Off                ; Off                ;
  91. ; Remove Duplicate Registers                                                  ; On                 ; On                 ;
  92. ; Ignore CARRY Buffers                                                        ; Off                ; Off                ;
  93. ; Ignore CASCADE Buffers                                                      ; Off                ; Off                ;
  94. ; Ignore GLOBAL Buffers                                                       ; Off                ; Off                ;
  95. ; Ignore ROW GLOBAL Buffers                                                   ; Off                ; Off                ;
  96. ; Ignore LCELL Buffers                                                        ; Off                ; Off                ;
  97. ; Ignore SOFT Buffers                                                         ; On                 ; On                 ;
  98. ; Limit AHDL Integers to 32 Bits                                              ; Off                ; Off                ;
  99. ; Optimization Technique -- Stratix II/III/HardCopy II/Stratix II GX/Arria GX ; Balanced           ; Balanced           ;
  100. ; Carry Chain Length -- Stratix II/Stratix III                                ; 70                 ; 70                 ;
  101. ; Auto Carry Chains                                                           ; On                 ; On                 ;
  102. ; Auto Open-Drain Pins                                                        ; On                 ; On                 ;
  103. ; Perform WYSIWYG Primitive Resynthesis                                       ; Off                ; Off                ;
  104. ; Perform gate-level register retiming                                        ; Off                ; Off                ;
  105. ; Allow register retiming to trade off Tsu/Tco with Fmax                      ; On                 ; On                 ;
  106. ; Auto ROM Replacement                                                        ; On                 ; On                 ;
  107. ; Auto RAM Replacement                                                        ; On                 ; On                 ;
  108. ; Auto DSP Block Replacement                                                  ; On                 ; On                 ;
  109. ; Auto Shift Register Replacement                                             ; Auto               ; Auto               ;
  110. ; Auto Clock Enable Replacement                                               ; On                 ; On                 ;
  111. ; Allow Synchronous Control Signals                                           ; On                 ; On                 ;
  112. ; Force Use of Synchronous Clear Signals                                      ; Off                ; Off                ;
  113. ; Auto RAM Block Balancing                                                    ; On                 ; On                 ;
  114. ; Auto RAM to Logic Cell Conversion                                           ; Off                ; Off                ;
  115. ; Auto Resource Sharing                                                       ; Off                ; Off                ;
  116. ; Allow Any RAM Size For Recognition                                          ; Off                ; Off                ;
  117. ; Allow Any ROM Size For Recognition                                          ; Off                ; Off                ;
  118. ; Allow Any Shift Register Size For Recognition                               ; Off                ; Off                ;
  119. ; Ignore translate_off and synthesis_off directives                           ; Off                ; Off                ;
  120. ; Show Parameter Settings Tables in Synthesis Report                          ; On                 ; On                 ;
  121. ; Ignore Maximum Fan-Out Assignments                                          ; Off                ; Off                ;
  122. ; Retiming Meta-Stability Register Sequence Length                            ; 2                  ; 2                  ;
  123. ; PowerPlay Power Optimization                                                ; Normal compilation ; Normal compilation ;
  124. ; HDL message level                                                           ; Level2             ; Level2             ;
  125. ; Suppress Register Optimization Related Messages                             ; Off                ; Off                ;
  126. ; Number of Removed Registers Reported in Synthesis Report                    ; 100                ; 100                ;
  127. ; Clock MUX Protection                                                        ; On                 ; On                 ;
  128. ; Block Design Naming                                                         ; Auto               ; Auto               ;
  129. +-----------------------------------------------------------------------------+--------------------+--------------------+
  132. +-------------------------------------------------------------------------------------------------------------------------+
  133. ; Analysis & Synthesis Source Files Read                                                                                  ;
  134. +----------------------------------+-----------------+------------------------+-------------------------------------------+
  135. ; File Name with User-Entered Path ; Used in Netlist ; File Type              ; File Name with Absolute Path              ;
  136. +----------------------------------+-----------------+------------------------+-------------------------------------------+
  137. ; I8253f.v                         ; yes             ; User Verilog HDL File  ; C:/altera/72/quartus/exp3/I8253f/I8253f.v ;
  138. +----------------------------------+-----------------+------------------------+-------------------------------------------+
  141. +--------------------------------------------------------+
  142. ; Analysis & Synthesis Resource Usage Summary            ;
  143. +-----------------------------------------------+--------+
  144. ; Resource                                      ; Usage  ;
  145. +-----------------------------------------------+--------+
  146. ; Estimated ALUTs Used                          ; 379    ;
  147. ; Dedicated logic registers                     ; 58     ;
  148. ;                                               ;        ;
  149. ; Estimated ALUTs Unavailable                   ; 58     ;
  150. ;                                               ;        ;
  151. ; Total combinational functions                 ; 379    ;
  152. ; Combinational ALUT usage by number of inputs  ;        ;
  153. ;     -- 7 input functions                      ; 0      ;
  154. ;     -- 6 input functions                      ; 26     ;
  155. ;     -- 5 input functions                      ; 74     ;
  156. ;     -- 4 input functions                      ; 37     ;
  157. ;     -- <=3 input functions                    ; 242    ;
  158. ;                                               ;        ;
  159. ; Combinational ALUTs by mode                   ;        ;
  160. ;     -- normal mode                            ; 320    ;
  161. ;     -- extended LUT mode                      ; 0      ;
  162. ;     -- arithmetic mode                        ; 59     ;
  163. ;     -- shared arithmetic mode                 ; 0      ;
  164. ;                                               ;        ;
  165. ; Estimated ALUT/register pairs used            ; 437    ;
  166. ;                                               ;        ;
  167. ; Total registers                               ; 58     ;
  168. ;     -- Dedicated logic registers              ; 58     ;
  169. ;     -- I/O registers                          ; 0      ;
  170. ;                                               ;        ;
  171. ; Estimated ALMs:  partially or completely used ; 219    ;
  172. ;                                               ;        ;
  173. ; I/O pins                                      ; 48     ;
  174. ; Maximum fan-out node                          ; cmd[6] ;
  175. ; Maximum fan-out                               ; 21     ;
  176. ; Total fan-out                                 ; 1591   ;
  177. ; Average fan-out                               ; 3.28   ;
  178. +-----------------------------------------------+--------+
  181. +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
  182. ; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                           ;
  183. +----------------------------+-------------------+--------------+-------------------+--------------+---------+-----------+-----------+------+--------------+---------------------+--------------+
  184. ; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Block Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Library Name ;
  185. +----------------------------+-------------------+--------------+-------------------+--------------+---------+-----------+-----------+------+--------------+---------------------+--------------+
  186. ; |I8253f                    ; 379 (379)         ; 58 (58)      ; 0                 ; 0            ; 0       ; 0         ; 0         ; 48   ; 0            ; |I8253f             ; work         ;
  187. +----------------------------+-------------------+--------------+-------------------+--------------+---------+-----------+-----------+------+--------------+---------------------+--------------+
  188. Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
  191. +-----------------------------------------------------------------------------------------------------+
  192. ; User-Specified and Inferred Latches                                                                 ;
  193. +------------------------------------------------------+---------------------+------------------------+
  194. ; Latch Name                                           ; Latch Enable Signal ; Free of Timing Hazards ;
  195. +------------------------------------------------------+---------------------+------------------------+
  196. ; dataout[0]$latch                                     ; Mux10               ; yes                    ;
  197. ; dataout[1]$latch                                     ; Mux10               ; yes                    ;
  198. ; dataout[2]$latch                                     ; Mux10               ; yes                    ;
  199. ; dataout[3]$latch                                     ; Mux10               ; yes                    ;
  200. ; dataout[4]$latch                                     ; Mux10               ; yes                    ;
  201. ; dataout[5]$latch                                     ; Mux10               ; yes                    ;
  202. ; dataout[6]$latch                                     ; Mux10               ; yes                    ;
  203. ; dataout[7]$latch                                     ; Mux10               ; yes                    ;
  204. ; clk_out[0]$latch                                     ; Mux90               ; yes                    ;
  205. ; clk_out[1]$latch                                     ; all_set1            ; yes                    ;
  206. ; clk_out[2]$latch                                     ; all_set2            ; yes                    ;
  207. ; read2                                                ; WideOr5             ; yes                    ;
  208. ; read1                                                ; WideOr3             ; yes                    ;
  209. ; read0                                                ; WideOr2             ; yes                    ;
  210. ; lock[8]                                              ; WideOr7             ; yes                    ;
  211. ; lock[0]                                              ; WideOr7             ; yes                    ;
  212. ; cmd0[5]                                              ; cmd0[1]~0           ; yes                    ;
  213. ; cmd2[4]                                              ; cmd2[1]~0           ; yes                    ;
  214. ; cmd1[4]                                              ; cmd1[1]~0           ; yes                    ;
  215. ; cmd2[5]                                              ; cmd2[1]~0           ; yes                    ;
  216. ; cmd1[5]                                              ; cmd1[1]~0           ; yes                    ;
  217. ; cmd0[4]                                              ; cmd0[1]~0           ; yes                    ;
  218. ; lock[9]                                              ; WideOr7             ; yes                    ;
  219. ; lock[1]                                              ; WideOr7             ; yes                    ;
  220. ; lock[10]                                             ; WideOr7             ; yes                    ;
  221. ; lock[2]                                              ; WideOr7             ; yes                    ;
  222. ; lock[11]                                             ; WideOr7             ; yes                    ;
  223. ; lock[3]                                              ; WideOr7             ; yes                    ;
  224. ; lock[12]                                             ; WideOr7             ; yes                    ;
  225. ; lock[4]                                              ; WideOr7             ; yes                    ;
  226. ; lock[13]                                             ; WideOr7             ; yes                    ;
  227. ; lock[5]                                              ; WideOr7             ; yes                    ;
  228. ; lock[14]                                             ; WideOr7             ; yes                    ;
  229. ; lock[6]                                              ; WideOr7             ; yes                    ;
  230. ; lock[15]                                             ; WideOr7             ; yes                    ;
  231. ; lock[7]                                              ; WideOr7             ; yes                    ;
  232. ; set0[11]                                             ; set0[8]~1           ; yes                    ;
  233. ; set0[10]                                             ; set0[8]~1           ; yes                    ;
  234. ; set0[9]                                              ; set0[8]~1           ; yes                    ;
  235. ; set0[8]                                              ; set0[8]~1           ; yes                    ;
  236. ; set0[7]                                              ; set0[0]~0           ; yes                    ;
  237. ; set0[6]                                              ; set0[0]~0           ; yes                    ;
  238. ; set0[5]                                              ; set0[0]~0           ; yes                    ;
  239. ; set0[4]                                              ; set0[0]~0           ; yes                    ;
  240. ; set0[3]                                              ; set0[0]~0           ; yes                    ;
  241. ; set0[2]                                              ; set0[0]~0           ; yes                    ;
  242. ; set0[1]                                              ; set0[0]~0           ; yes                    ;
  243. ; cmd0[1]                                              ; cmd0[1]~0           ; yes                    ;
  244. ; cmd0[2]                                              ; cmd0[1]~0           ; yes                    ;
  245. ; cmd0[3]                                              ; cmd0[1]~0           ; yes                    ;
  246. ; set1[14]                                             ; set1[8]~1           ; yes                    ;
  247. ; set1[13]                                             ; set1[8]~1           ; yes                    ;
  248. ; set1[12]                                             ; set1[8]~1           ; yes                    ;
  249. ; set1[11]                                             ; set1[8]~1           ; yes                    ;
  250. ; set1[10]                                             ; set1[8]~1           ; yes                    ;
  251. ; set1[9]                                              ; set1[8]~1           ; yes                    ;
  252. ; set1[8]                                              ; set1[8]~1           ; yes                    ;
  253. ; set1[7]                                              ; set1[0]~0           ; yes                    ;
  254. ; set1[6]                                              ; set1[0]~0           ; yes                    ;
  255. ; set1[5]                                              ; set1[0]~0           ; yes                    ;
  256. ; set1[4]                                              ; set1[0]~0           ; yes                    ;
  257. ; set1[3]                                              ; set1[0]~0           ; yes                    ;
  258. ; set1[2]                                              ; set1[0]~0           ; yes                    ;
  259. ; set1[1]                                              ; set1[0]~0           ; yes                    ;
  260. ; set1[0]                                              ; set1[0]~0           ; yes                    ;
  261. ; cmd1[1]                                              ; cmd1[1]~0           ; yes                    ;
  262. ; cmd1[2]                                              ; cmd1[1]~0           ; yes                    ;
  263. ; cmd1[3]                                              ; cmd1[1]~0           ; yes                    ;
  264. ; cmd2[2]                                              ; cmd2[1]~0           ; yes                    ;
  265. ; cmd2[1]                                              ; cmd2[1]~0           ; yes                    ;
  266. ; set2[14]                                             ; set2[8]~1           ; yes                    ;
  267. ; set2[13]                                             ; set2[8]~1           ; yes                    ;
  268. ; set2[12]                                             ; set2[8]~1           ; yes                    ;
  269. ; set2[11]                                             ; set2[8]~1           ; yes                    ;
  270. ; set2[10]                                             ; set2[8]~1           ; yes                    ;
  271. ; set2[9]                                              ; set2[8]~1           ; yes                    ;
  272. ; set2[8]                                              ; set2[8]~1           ; yes                    ;
  273. ; set2[7]                                              ; set2[5]~0           ; yes                    ;
  274. ; set2[6]                                              ; set2[5]~0           ; yes                    ;
  275. ; set2[5]                                              ; set2[5]~0           ; yes                    ;
  276. ; set2[4]                                              ; set2[5]~0           ; yes                    ;
  277. ; set2[3]                                              ; set2[5]~0           ; yes                    ;
  278. ; set2[2]                                              ; set2[5]~0           ; yes                    ;
  279. ; set2[1]                                              ; set2[5]~0           ; yes                    ;
  280. ; set2[0]                                              ; set2[5]~0           ; yes                    ;
  281. ; cmd2[3]                                              ; cmd2[1]~0           ; yes                    ;
  282. ; set0[0]                                              ; set0[0]~0           ; yes                    ;
  283. ; buffer[0]                                            ; buffer~0            ; yes                    ;
  284. ; buffer[1]                                            ; buffer~0            ; yes                    ;
  285. ; buffer[2]                                            ; buffer~0            ; yes                    ;
  286. ; buffer[3]                                            ; buffer~0            ; yes                    ;
  287. ; buffer[4]                                            ; buffer~0            ; yes                    ;
  288. ; buffer[5]                                            ; buffer~0            ; yes                    ;
  289. ; buffer[6]                                            ; buffer~0            ; yes                    ;
  290. ; buffer[7]                                            ; buffer~0            ; yes                    ;
  291. ; buffer[8]                                            ; buffer~0            ; yes                    ;
  292. ; buffer[9]                                            ; buffer~0            ; yes                    ;
  293. ; buffer[10]                                           ; buffer~0            ; yes                    ;
  294. ; buffer[11]                                           ; buffer~0            ; yes                    ;
  295. ; buffer[12]                                           ; buffer~0            ; yes                    ;
  296. ; Number of user-specified and inferred latches = 125  ;                     ;                        ;
  297. +------------------------------------------------------+---------------------+------------------------+
  298. Table restricted to first 100 entries. Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.
  301. +------------------------------------------------------------+
  302. ; Logic Cells Representing Combinational Loops               ;
  303. +--------------------------------------------------------+---+
  304. ; Logic Cell Name                                        ;   ;
  305. +--------------------------------------------------------+---+
  306. ; all_set0~13                                            ;   ;
  307. ; reg2~2                                                 ;   ;
  308. ; Number of logic cells representing combinational loops ; 2 ;
  309. +--------------------------------------------------------+---+
  310. Note: All cells listed above may not be present at the end of synthesis due to various synthesis optimizations.
  313. +--------------------------------------------------------------------------------+
  314. ; Registers Removed During Synthesis                                             ;
  315. +---------------------------------------+----------------------------------------+
  316. ; Register name                         ; Reason for Removal                     ;
  317. +---------------------------------------+----------------------------------------+
  318. ; rlh1[0..1]                            ; Stuck at GND due to stuck port clear   ;
  319. ; reg0a                                 ; Stuck at VCC due to stuck port data_in ;
  320. ; rlh0[0..1]                            ; Stuck at GND due to stuck port clear   ;
  321. ; reg2a                                 ; Stuck at VCC due to stuck port data_in ;
  322. ; rlh2[0..1]                            ; Stuck at GND due to stuck port clear   ;
  323. ; Total Number of Removed Registers = 8 ;                                        ;
  324. +---------------------------------------+----------------------------------------+
  327. +------------------------------------------------------+
  328. ; General Register Statistics                          ;
  329. +----------------------------------------------+-------+
  330. ; Statistic                                    ; Value ;
  331. +----------------------------------------------+-------+
  332. ; Total registers                              ; 58    ;
  333. ; Number of registers using Synchronous Clear  ; 0     ;
  334. ; Number of registers using Synchronous Load   ; 0     ;
  335. ; Number of registers using Asynchronous Clear ; 10    ;
  336. ; Number of registers using Asynchronous Load  ; 48    ;
  337. ; Number of registers using Clock Enable       ; 45    ;
  338. ; Number of registers using Preset             ; 0     ;
  339. +----------------------------------------------+-------+
  342. +------------------------------------------------------------------------------------------------------------------------------------------+
  343. ; Multiplexer Restructuring Statistics (Restructuring Performed)                                                                           ;
  344. +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
  345. ; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
  346. +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
  347. ; 4:1                ; 2 bits    ; 4 ALUTs       ; 4 ALUTs              ; 0 ALUTs                ; No         ; |I8253f|Mux70              ;
  348. ; 3:1                ; 8 bits    ; 16 ALUTs      ; 8 ALUTs              ; 8 ALUTs                ; No         ; |I8253f|Mux87              ;
  349. ; 4:1                ; 2 bits    ; 4 ALUTs       ; 4 ALUTs              ; 0 ALUTs                ; No         ; |I8253f|Mux52              ;
  350. ; 3:1                ; 8 bits    ; 16 ALUTs      ; 8 ALUTs              ; 8 ALUTs                ; No         ; |I8253f|Mux62              ;
  351. ; 4:1                ; 2 bits    ; 4 ALUTs       ; 4 ALUTs              ; 0 ALUTs                ; No         ; |I8253f|Mux1               ;
  352. ; 3:1                ; 8 bits    ; 16 ALUTs      ; 8 ALUTs              ; 8 ALUTs                ; No         ; |I8253f|Mux50              ;
  353. ; 7:1                ; 8 bits    ; 32 ALUTs      ; 8 ALUTs              ; 24 ALUTs               ; No         ; |I8253f|dataout[2]~33      ;
  354. ; 3:1                ; 16 bits   ; 32 ALUTs      ; 32 ALUTs             ; 0 ALUTs                ; No         ; |I8253f|Selector13         ;
  355. +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
  358. +-------------------------------+
  359. ; Analysis & Synthesis Messages ;
  360. +-------------------------------+
  361. Info: *******************************************************************
  362. Info: Running Quartus II Analysis & Synthesis
  363.     Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
  364.     Info: Processing started: Mon Apr 19 14:43:25 2010
  365. Info: Command: quartus_map --read_settings_files=on --write_settings_files=off I8253f -c I8253f
  366. Info: Found 1 design units, including 1 entities, in source file I8253f.v
  367.     Info: Found entity 1: I8253f
  368. Info: Elaborating entity "I8253f" for the top level hierarchy
  369. Warning (10230): Verilog HDL assignment warning at I8253f.v(79): truncated value with size 32 to match size of target (1)
  370. Warning (10230): Verilog HDL assignment warning at I8253f.v(85): truncated value with size 32 to match size of target (1)
  371. Warning (10230): Verilog HDL assignment warning at I8253f.v(86): truncated value with size 32 to match size of target (1)
  372. Warning (10230): Verilog HDL assignment warning at I8253f.v(88): truncated value with size 32 to match size of target (1)
  373. Warning (10230): Verilog HDL assignment warning at I8253f.v(89): truncated value with size 32 to match size of target (1)
  374. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(112): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  375. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(96): inferring latch(es) for variable "write1", which holds its previous value in one or more paths through the always construct
  376. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(96): inferring latch(es) for variable "write2", which holds its previous value in one or more paths through the always construct
  377. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(96): inferring latch(es) for variable "read0", which holds its previous value in one or more paths through the always construct
  378. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(96): inferring latch(es) for variable "read1", which holds its previous value in one or more paths through the always construct
  379. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(96): inferring latch(es) for variable "read2", which holds its previous value in one or more paths through the always construct
  380. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(96): inferring latch(es) for variable "cmd", which holds its previous value in one or more paths through the always construct
  381. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(146): variable "cnt0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  382. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(148): variable "cnt1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  383. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(150): variable "cnt2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  384. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(142): inferring latch(es) for variable "cmd0", which holds its previous value in one or more paths through the always construct
  385. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(142): inferring latch(es) for variable "cmd1", which holds its previous value in one or more paths through the always construct
  386. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(142): inferring latch(es) for variable "cmd2", which holds its previous value in one or more paths through the always construct
  387. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(142): inferring latch(es) for variable "lock", which holds its previous value in one or more paths through the always construct
  388. Warning (10230): Verilog HDL assignment warning at I8253f.v(187): truncated value with size 32 to match size of target (2)
  389. Warning (10230): Verilog HDL assignment warning at I8253f.v(197): truncated value with size 32 to match size of target (2)
  390. Warning (10230): Verilog HDL assignment warning at I8253f.v(205): truncated value with size 32 to match size of target (16)
  391. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(211): variable "cnt1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  392. Warning (10230): Verilog HDL assignment warning at I8253f.v(211): truncated value with size 32 to match size of target (1)
  393. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(212): variable "cnt1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  394. Warning (10230): Verilog HDL assignment warning at I8253f.v(212): truncated value with size 32 to match size of target (1)
  395. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(213): variable "cnt1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  396. Warning (10230): Verilog HDL assignment warning at I8253f.v(213): truncated value with size 32 to match size of target (1)
  397. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(214): variable "cnt1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  398. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(214): variable "set1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  399. Warning (10230): Verilog HDL assignment warning at I8253f.v(214): truncated value with size 32 to match size of target (1)
  400. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(215): variable "cnt1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  401. Warning (10230): Verilog HDL assignment warning at I8253f.v(215): truncated value with size 32 to match size of target (1)
  402. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(216): variable "cnt1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  403. Warning (10230): Verilog HDL assignment warning at I8253f.v(216): truncated value with size 32 to match size of target (1)
  404. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(210): incomplete case statement has no default case item
  405. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(208): inferring latch(es) for variable "clk_out", which holds its previous value in one or more paths through the always construct
  406. Warning (10230): Verilog HDL assignment warning at I8253f.v(242): truncated value with size 32 to match size of target (2)
  407. Warning (10230): Verilog HDL assignment warning at I8253f.v(252): truncated value with size 32 to match size of target (2)
  408. Warning (10230): Verilog HDL assignment warning at I8253f.v(260): truncated value with size 32 to match size of target (16)
  409. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(266): variable "cnt0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  410. Warning (10230): Verilog HDL assignment warning at I8253f.v(266): truncated value with size 32 to match size of target (1)
  411. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(267): variable "cnt0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  412. Warning (10230): Verilog HDL assignment warning at I8253f.v(267): truncated value with size 32 to match size of target (1)
  413. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(268): variable "cnt0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  414. Warning (10230): Verilog HDL assignment warning at I8253f.v(268): truncated value with size 32 to match size of target (1)
  415. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(269): variable "cnt0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  416. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(269): variable "set0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  417. Warning (10230): Verilog HDL assignment warning at I8253f.v(269): truncated value with size 32 to match size of target (1)
  418. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(270): variable "cnt0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  419. Warning (10230): Verilog HDL assignment warning at I8253f.v(270): truncated value with size 32 to match size of target (1)
  420. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(271): variable "cnt0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  421. Warning (10230): Verilog HDL assignment warning at I8253f.v(271): truncated value with size 32 to match size of target (1)
  422. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(265): incomplete case statement has no default case item
  423. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(263): inferring latch(es) for variable "clk_out", which holds its previous value in one or more paths through the always construct
  424. Warning (10230): Verilog HDL assignment warning at I8253f.v(297): truncated value with size 32 to match size of target (2)
  425. Warning (10230): Verilog HDL assignment warning at I8253f.v(307): truncated value with size 32 to match size of target (2)
  426. Warning (10230): Verilog HDL assignment warning at I8253f.v(315): truncated value with size 32 to match size of target (16)
  427. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(321): variable "cnt2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  428. Warning (10230): Verilog HDL assignment warning at I8253f.v(321): truncated value with size 32 to match size of target (1)
  429. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(322): variable "cnt2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  430. Warning (10230): Verilog HDL assignment warning at I8253f.v(322): truncated value with size 32 to match size of target (1)
  431. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(323): variable "cnt2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  432. Warning (10230): Verilog HDL assignment warning at I8253f.v(323): truncated value with size 32 to match size of target (1)
  433. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(324): variable "cnt2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  434. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(324): variable "set2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  435. Warning (10230): Verilog HDL assignment warning at I8253f.v(324): truncated value with size 32 to match size of target (1)
  436. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(325): variable "cnt2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  437. Warning (10230): Verilog HDL assignment warning at I8253f.v(325): truncated value with size 32 to match size of target (1)
  438. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(326): variable "cnt2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  439. Warning (10230): Verilog HDL assignment warning at I8253f.v(326): truncated value with size 32 to match size of target (1)
  440. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(320): incomplete case statement has no default case item
  441. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(318): inferring latch(es) for variable "clk_out", which holds its previous value in one or more paths through the always construct
  442. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(334): variable "write0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  443. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(336): variable "cmd0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  444. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(339): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  445. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(345): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  446. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(350): variable "wlh0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  447. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(351): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  448. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(352): variable "wlh0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  449. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(354): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  450. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(336): incomplete case statement has no default case item
  451. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(360): variable "wover0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  452. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(369): variable "write1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  453. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(371): variable "cmd1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  454. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(374): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  455. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(380): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  456. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(385): variable "wlh1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  457. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(386): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  458. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(387): variable "wlh1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  459. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(389): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  460. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(371): incomplete case statement has no default case item
  461. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(395): variable "wover1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  462. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(403): variable "write2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  463. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(405): variable "cmd2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  464. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(408): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  465. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(414): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  466. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(419): variable "wlh2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  467. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(420): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  468. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(421): variable "wlh2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  469. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(423): variable "datain" is read inside the Always Construct but isn't in the Always Construct's Event Control
  470. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(405): incomplete case statement has no default case item
  471. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(429): variable "wover2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  472. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(437): variable "read0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  473. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(439): variable "cmd0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  474. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(442): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  475. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(447): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  476. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(452): variable "rlh0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  477. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(453): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  478. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(454): variable "rlh0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  479. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(456): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  480. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(439): incomplete case statement has no default case item
  481. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(462): variable "rover0" is read inside the Always Construct but isn't in the Always Construct's Event Control
  482. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(468): variable "read1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  483. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(470): variable "cmd1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  484. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(473): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  485. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(478): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  486. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(483): variable "rlh1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  487. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(484): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  488. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(485): variable "rlh1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  489. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(487): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  490. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(470): incomplete case statement has no default case item
  491. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(493): variable "rover1" is read inside the Always Construct but isn't in the Always Construct's Event Control
  492. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(499): variable "read2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  493. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(501): variable "cmd2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  494. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(504): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  495. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(509): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  496. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(514): variable "rlh2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  497. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(515): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  498. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(516): variable "rlh2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  499. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(518): variable "lock" is read inside the Always Construct but isn't in the Always Construct's Event Control
  500. Warning (10270): Verilog HDL Case Statement warning at I8253f.v(501): incomplete case statement has no default case item
  501. Warning (10235): Verilog HDL Always Construct warning at I8253f.v(524): variable "rover2" is read inside the Always Construct but isn't in the Always Construct's Event Control
  502. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "set0", which holds its previous value in one or more paths through the always construct
  503. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "wover0", which holds its previous value in one or more paths through the always construct
  504. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "wreset0", which holds its previous value in one or more paths through the always construct
  505. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "set1", which holds its previous value in one or more paths through the always construct
  506. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "wover1", which holds its previous value in one or more paths through the always construct
  507. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "wreset1", which holds its previous value in one or more paths through the always construct
  508. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "set2", which holds its previous value in one or more paths through the always construct
  509. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "wover2", which holds its previous value in one or more paths through the always construct
  510. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "wreset2", which holds its previous value in one or more paths through the always construct
  511. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "dataout", which holds its previous value in one or more paths through the always construct
  512. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "rover0", which holds its previous value in one or more paths through the always construct
  513. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "rreset0", which holds its previous value in one or more paths through the always construct
  514. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "rover1", which holds its previous value in one or more paths through the always construct
  515. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "rreset1", which holds its previous value in one or more paths through the always construct
  516. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "rover2", which holds its previous value in one or more paths through the always construct
  517. Warning (10240): Verilog HDL Always Construct warning at I8253f.v(331): inferring latch(es) for variable "rreset2", which holds its previous value in one or more paths through the always construct
  518. Info (10041): Inferred latch for "rreset2" at I8253f.v(331)
  519. Info (10041): Inferred latch for "rover2" at I8253f.v(331)
  520. Info (10041): Inferred latch for "rreset1" at I8253f.v(331)
  521. Info (10041): Inferred latch for "rover1" at I8253f.v(331)
  522. Info (10041): Inferred latch for "rreset0" at I8253f.v(331)
  523. Info (10041): Inferred latch for "rover0" at I8253f.v(331)
  524. Info (10041): Inferred latch for "dataout[0]" at I8253f.v(331)
  525. Info (10041): Inferred latch for "dataout[1]" at I8253f.v(331)
  526. Info (10041): Inferred latch for "dataout[2]" at I8253f.v(331)
  527. Info (10041): Inferred latch for "dataout[3]" at I8253f.v(331)
  528. Info (10041): Inferred latch for "dataout[4]" at I8253f.v(331)
  529. Info (10041): Inferred latch for "dataout[5]" at I8253f.v(331)
  530. Info (10041): Inferred latch for "dataout[6]" at I8253f.v(331)
  531. Info (10041): Inferred latch for "dataout[7]" at I8253f.v(331)
  532. Info (10041): Inferred latch for "wreset2" at I8253f.v(331)
  533. Info (10041): Inferred latch for "wover2" at I8253f.v(331)
  534. Info (10041): Inferred latch for "set2[0]" at I8253f.v(331)
  535. Info (10041): Inferred latch for "set2[1]" at I8253f.v(331)
  536. Info (10041): Inferred latch for "set2[2]" at I8253f.v(331)
  537. Info (10041): Inferred latch for "set2[3]" at I8253f.v(331)
  538. Info (10041): Inferred latch for "set2[4]" at I8253f.v(331)
  539. Info (10041): Inferred latch for "set2[5]" at I8253f.v(331)
  540. Info (10041): Inferred latch for "set2[6]" at I8253f.v(331)
  541. Info (10041): Inferred latch for "set2[7]" at I8253f.v(331)
  542. Info (10041): Inferred latch for "set2[8]" at I8253f.v(331)
  543. Info (10041): Inferred latch for "set2[9]" at I8253f.v(331)
  544. Info (10041): Inferred latch for "set2[10]" at I8253f.v(331)
  545. Info (10041): Inferred latch for "set2[11]" at I8253f.v(331)
  546. Info (10041): Inferred latch for "set2[12]" at I8253f.v(331)
  547. Info (10041): Inferred latch for "set2[13]" at I8253f.v(331)
  548. Info (10041): Inferred latch for "set2[14]" at I8253f.v(331)
  549. Info (10041): Inferred latch for "set2[15]" at I8253f.v(331)
  550. Info (10041): Inferred latch for "wreset1" at I8253f.v(331)
  551. Info (10041): Inferred latch for "wover1" at I8253f.v(331)
  552. Info (10041): Inferred latch for "set1[0]" at I8253f.v(331)
  553. Info (10041): Inferred latch for "set1[1]" at I8253f.v(331)
  554. Info (10041): Inferred latch for "set1[2]" at I8253f.v(331)
  555. Info (10041): Inferred latch for "set1[3]" at I8253f.v(331)
  556. Info (10041): Inferred latch for "set1[4]" at I8253f.v(331)
  557. Info (10041): Inferred latch for "set1[5]" at I8253f.v(331)
  558. Info (10041): Inferred latch for "set1[6]" at I8253f.v(331)
  559. Info (10041): Inferred latch for "set1[7]" at I8253f.v(331)
  560. Info (10041): Inferred latch for "set1[8]" at I8253f.v(331)
  561. Info (10041): Inferred latch for "set1[9]" at I8253f.v(331)
  562. Info (10041): Inferred latch for "set1[10]" at I8253f.v(331)
  563. Info (10041): Inferred latch for "set1[11]" at I8253f.v(331)
  564. Info (10041): Inferred latch for "set1[12]" at I8253f.v(331)
  565. Info (10041): Inferred latch for "set1[13]" at I8253f.v(331)
  566. Info (10041): Inferred latch for "set1[14]" at I8253f.v(331)
  567. Info (10041): Inferred latch for "set1[15]" at I8253f.v(331)
  568. Info (10041): Inferred latch for "wreset0" at I8253f.v(331)
  569. Info (10041): Inferred latch for "wover0" at I8253f.v(331)
  570. Info (10041): Inferred latch for "set0[0]" at I8253f.v(331)
  571. Info (10041): Inferred latch for "set0[1]" at I8253f.v(331)
  572. Info (10041): Inferred latch for "set0[2]" at I8253f.v(331)
  573. Info (10041): Inferred latch for "set0[3]" at I8253f.v(331)
  574. Info (10041): Inferred latch for "set0[4]" at I8253f.v(331)
  575. Info (10041): Inferred latch for "set0[5]" at I8253f.v(331)
  576. Info (10041): Inferred latch for "set0[6]" at I8253f.v(331)
  577. Info (10041): Inferred latch for "set0[7]" at I8253f.v(331)
  578. Info (10041): Inferred latch for "set0[8]" at I8253f.v(331)
  579. Info (10041): Inferred latch for "set0[9]" at I8253f.v(331)
  580. Info (10041): Inferred latch for "set0[10]" at I8253f.v(331)
  581. Info (10041): Inferred latch for "set0[11]" at I8253f.v(331)
  582. Info (10041): Inferred latch for "set0[12]" at I8253f.v(331)
  583. Info (10041): Inferred latch for "set0[13]" at I8253f.v(331)
  584. Info (10041): Inferred latch for "set0[14]" at I8253f.v(331)
  585. Info (10041): Inferred latch for "set0[15]" at I8253f.v(331)
  586. Info (10041): Inferred latch for "clk_out[2]" at I8253f.v(318)
  587. Info (10041): Inferred latch for "clk_out[0]" at I8253f.v(263)
  588. Info (10041): Inferred latch for "clk_out[1]" at I8253f.v(208)
  589. Info (10041): Inferred latch for "lock[0]" at I8253f.v(142)
  590. Info (10041): Inferred latch for "lock[1]" at I8253f.v(142)
  591. Info (10041): Inferred latch for "lock[2]" at I8253f.v(142)
  592. Info (10041): Inferred latch for "lock[3]" at I8253f.v(142)
  593. Info (10041): Inferred latch for "lock[4]" at I8253f.v(142)
  594. Info (10041): Inferred latch for "lock[5]" at I8253f.v(142)
  595. Info (10041): Inferred latch for "lock[6]" at I8253f.v(142)
  596. Info (10041): Inferred latch for "lock[7]" at I8253f.v(142)
  597. Info (10041): Inferred latch for "lock[8]" at I8253f.v(142)
  598. Info (10041): Inferred latch for "lock[9]" at I8253f.v(142)
  599. Info (10041): Inferred latch for "lock[10]" at I8253f.v(142)
  600. Info (10041): Inferred latch for "lock[11]" at I8253f.v(142)
  601. Info (10041): Inferred latch for "lock[12]" at I8253f.v(142)
  602. Info (10041): Inferred latch for "lock[13]" at I8253f.v(142)
  603. Info (10041): Inferred latch for "lock[14]" at I8253f.v(142)
  604. Info (10041): Inferred latch for "lock[15]" at I8253f.v(142)
  605. Info (10041): Inferred latch for "cmd2[1]" at I8253f.v(142)
  606. Info (10041): Inferred latch for "cmd2[2]" at I8253f.v(142)
  607. Info (10041): Inferred latch for "cmd2[3]" at I8253f.v(142)
  608. Info (10041): Inferred latch for "cmd2[4]" at I8253f.v(142)
  609. Info (10041): Inferred latch for "cmd2[5]" at I8253f.v(142)
  610. Info (10041): Inferred latch for "cmd1[1]" at I8253f.v(142)
  611. Info (10041): Inferred latch for "cmd1[2]" at I8253f.v(142)
  612. Info (10041): Inferred latch for "cmd1[3]" at I8253f.v(142)
  613. Info (10041): Inferred latch for "cmd1[4]" at I8253f.v(142)
  614. Info (10041): Inferred latch for "cmd1[5]" at I8253f.v(142)
  615. Info (10041): Inferred latch for "cmd0[1]" at I8253f.v(142)
  616. Info (10041): Inferred latch for "cmd0[2]" at I8253f.v(142)
  617. Info (10041): Inferred latch for "cmd0[3]" at I8253f.v(142)
  618. Info (10041): Inferred latch for "cmd0[4]" at I8253f.v(142)
  619. Info (10041): Inferred latch for "cmd0[5]" at I8253f.v(142)
  620. Info (10041): Inferred latch for "cmd[0]" at I8253f.v(96)
  621. Info (10041): Inferred latch for "cmd[1]" at I8253f.v(96)
  622. Info (10041): Inferred latch for "cmd[2]" at I8253f.v(96)
  623. Info (10041): Inferred latch for "cmd[3]" at I8253f.v(96)
  624. Info (10041): Inferred latch for "cmd[4]" at I8253f.v(96)
  625. Info (10041): Inferred latch for "cmd[5]" at I8253f.v(96)
  626. Info (10041): Inferred latch for "cmd[6]" at I8253f.v(96)
  627. Info (10041): Inferred latch for "cmd[7]" at I8253f.v(96)
  628. Info (10041): Inferred latch for "read2" at I8253f.v(96)
  629. Info (10041): Inferred latch for "read1" at I8253f.v(96)
  630. Info (10041): Inferred latch for "read0" at I8253f.v(96)
  631. Info (10041): Inferred latch for "write2" at I8253f.v(96)
  632. Info (10041): Inferred latch for "write1" at I8253f.v(96)
  633. Info (10041): Inferred latch for "buffer[0]" at I8253f.v(83)
  634. Info (10041): Inferred latch for "buffer[1]" at I8253f.v(83)
  635. Info (10041): Inferred latch for "buffer[2]" at I8253f.v(83)
  636. Info (10041): Inferred latch for "buffer[3]" at I8253f.v(83)
  637. Info (10041): Inferred latch for "buffer[4]" at I8253f.v(83)
  638. Info (10041): Inferred latch for "buffer[5]" at I8253f.v(83)
  639. Info (10041): Inferred latch for "buffer[6]" at I8253f.v(83)
  640. Info (10041): Inferred latch for "buffer[7]" at I8253f.v(83)
  641. Info (10041): Inferred latch for "buffer[8]" at I8253f.v(83)
  642. Info (10041): Inferred latch for "buffer[9]" at I8253f.v(83)
  643. Info (10041): Inferred latch for "buffer[10]" at I8253f.v(83)
  644. Info (10041): Inferred latch for "buffer[11]" at I8253f.v(83)
  645. Info (10041): Inferred latch for "buffer[12]" at I8253f.v(83)
  646. Info (10041): Inferred latch for "buffer[13]" at I8253f.v(83)
  647. Info (10041): Inferred latch for "buffer[14]" at I8253f.v(83)
  648. Info (10041): Inferred latch for "buffer[15]" at I8253f.v(83)
  649. Warning (14130): Reduced register "rlh1[1]" with stuck clear port to stuck value GND
  650. Warning (14130): Reduced register "rlh1[0]" with stuck clear port to stuck value GND
  651. Info: Power-up level of register "reg0a" is not specified -- using power-up level of High to minimize register
  652. Warning (14130): Reduced register "reg0a" with stuck data_in port to stuck value VCC
  653. Warning (14130): Reduced register "rlh0[1]" with stuck clear port to stuck value GND
  654. Warning (14130): Reduced register "rlh0[0]" with stuck clear port to stuck value GND
  655. Info: Power-up level of register "reg2a" is not specified -- using power-up level of High to minimize register
  656. Warning (14130): Reduced register "reg2a" with stuck data_in port to stuck value VCC
  657. Warning (14130): Reduced register "rlh2[1]" with stuck clear port to stuck value GND
  658. Warning (14130): Reduced register "rlh2[0]" with stuck clear port to stuck value GND
  659. Warning: Latch dataout[0]$latch has unsafe behavior
  660.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  661. Warning: Latch dataout[1]$latch has unsafe behavior
  662.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  663. Warning: Latch dataout[2]$latch has unsafe behavior
  664.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  665. Warning: Latch dataout[3]$latch has unsafe behavior
  666.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  667. Warning: Latch dataout[4]$latch has unsafe behavior
  668.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  669. Warning: Latch dataout[5]$latch has unsafe behavior
  670.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  671. Warning: Latch dataout[6]$latch has unsafe behavior
  672.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  673. Warning: Latch dataout[7]$latch has unsafe behavior
  674.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  675. Warning: Latch clk_out[0]$latch has unsafe behavior
  676.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[3]
  677. Warning: Latch clk_out[1]$latch has unsafe behavior
  678.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[3]
  679. Warning: Latch clk_out[2]$latch has unsafe behavior
  680.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[3]
  681. Warning: Latch read2 has unsafe behavior
  682.     Warning: Ports D and ENA on the latch are fed by the same signal A0
  683. Warning: Latch read1 has unsafe behavior
  684.     Warning: Ports D and ENA on the latch are fed by the same signal A0
  685. Warning: Latch read0 has unsafe behavior
  686.     Warning: Ports D and ENA on the latch are fed by the same signal A0
  687. Warning: Latch lock[8] has unsafe behavior
  688.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  689. Warning: Latch lock[0] has unsafe behavior
  690.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  691. Warning: Latch cmd0[5] has unsafe behavior
  692.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[5]
  693. Warning: Latch cmd2[4] has unsafe behavior
  694.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[4]
  695. Warning: Latch cmd1[4] has unsafe behavior
  696.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[4]
  697. Warning: Latch cmd2[5] has unsafe behavior
  698.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[5]
  699. Warning: Latch cmd1[5] has unsafe behavior
  700.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[5]
  701. Warning: Latch cmd0[4] has unsafe behavior
  702.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[4]
  703. Warning: Latch lock[9] has unsafe behavior
  704.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  705. Warning: Latch lock[1] has unsafe behavior
  706.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  707. Warning: Latch lock[10] has unsafe behavior
  708.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  709. Warning: Latch lock[2] has unsafe behavior
  710.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  711. Warning: Latch lock[11] has unsafe behavior
  712.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  713. Warning: Latch lock[3] has unsafe behavior
  714.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  715. Warning: Latch lock[12] has unsafe behavior
  716.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  717. Warning: Latch lock[4] has unsafe behavior
  718.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  719. Warning: Latch lock[13] has unsafe behavior
  720.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  721. Warning: Latch lock[5] has unsafe behavior
  722.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  723. Warning: Latch lock[14] has unsafe behavior
  724.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  725. Warning: Latch lock[6] has unsafe behavior
  726.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  727. Warning: Latch lock[15] has unsafe behavior
  728.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  729. Warning: Latch lock[7] has unsafe behavior
  730.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[6]
  731. Warning: Latch set0[11] has unsafe behavior
  732.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  733. Warning: Latch set0[10] has unsafe behavior
  734.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  735. Warning: Latch set0[9] has unsafe behavior
  736.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  737. Warning: Latch set0[8] has unsafe behavior
  738.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  739. Warning: Latch cmd0[1] has unsafe behavior
  740.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[1]
  741. Warning: Latch cmd0[2] has unsafe behavior
  742.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[2]
  743. Warning: Latch cmd0[3] has unsafe behavior
  744.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[3]
  745. Warning: Latch set1[14] has unsafe behavior
  746.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  747. Warning: Latch set1[13] has unsafe behavior
  748.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  749. Warning: Latch set1[12] has unsafe behavior
  750.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  751. Warning: Latch set1[11] has unsafe behavior
  752.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  753. Warning: Latch set1[10] has unsafe behavior
  754.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  755. Warning: Latch set1[9] has unsafe behavior
  756.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  757. Warning: Latch set1[8] has unsafe behavior
  758.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  759. Warning: Latch cmd1[1] has unsafe behavior
  760.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[1]
  761. Warning: Latch cmd1[2] has unsafe behavior
  762.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[2]
  763. Warning: Latch cmd1[3] has unsafe behavior
  764.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[3]
  765. Warning: Latch cmd2[2] has unsafe behavior
  766.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[2]
  767. Warning: Latch cmd2[1] has unsafe behavior
  768.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[1]
  769. Warning: Latch set2[14] has unsafe behavior
  770.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  771. Warning: Latch set2[13] has unsafe behavior
  772.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  773. Warning: Latch set2[12] has unsafe behavior
  774.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  775. Warning: Latch set2[11] has unsafe behavior
  776.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  777. Warning: Latch set2[10] has unsafe behavior
  778.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  779. Warning: Latch set2[9] has unsafe behavior
  780.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  781. Warning: Latch set2[8] has unsafe behavior
  782.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  783. Warning: Latch cmd2[3] has unsafe behavior
  784.     Warning: Ports D and ENA on the latch are fed by the same signal cmd[3]
  785. Warning: Latch buffer[0] has unsafe behavior
  786.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[0]~reg0
  787. Warning: Latch buffer[1] has unsafe behavior
  788.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[1]~reg0
  789. Warning: Latch buffer[2] has unsafe behavior
  790.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[2]~reg0
  791. Warning: Latch buffer[3] has unsafe behavior
  792.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[3]~reg0
  793. Warning: Latch buffer[4] has unsafe behavior
  794.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[4]~reg0
  795. Warning: Latch buffer[5] has unsafe behavior
  796.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[5]~reg0
  797. Warning: Latch buffer[6] has unsafe behavior
  798.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[6]~reg0
  799. Warning: Latch buffer[7] has unsafe behavior
  800.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[7]~reg0
  801. Warning: Latch buffer[8] has unsafe behavior
  802.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[8]~reg0
  803. Warning: Latch buffer[9] has unsafe behavior
  804.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[9]~reg0
  805. Warning: Latch buffer[10] has unsafe behavior
  806.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[10]~reg0
  807. Warning: Latch buffer[11] has unsafe behavior
  808.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[11]~reg0
  809. Warning: Latch buffer[12] has unsafe behavior
  810.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[12]~reg0
  811. Warning: Latch buffer[13] has unsafe behavior
  812.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[13]~reg0
  813. Warning: Latch buffer[14] has unsafe behavior
  814.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[14]~reg0
  815. Warning: Latch buffer[15] has unsafe behavior
  816.     Warning: Ports D and ENA on the latch are fed by the same signal cnt0[15]~reg0
  817. Warning: Latch set0[12] has unsafe behavior
  818.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  819. Warning: Latch set0[13] has unsafe behavior
  820.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  821. Warning: Latch set0[14] has unsafe behavior
  822.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  823. Warning: Latch set0[15] has unsafe behavior
  824.     Warning: Ports D and ENA on the latch are fed by the same signal cmd0[5]
  825. Warning: Latch set1[15] has unsafe behavior
  826.     Warning: Ports D and ENA on the latch are fed by the same signal cmd1[5]
  827. Warning: Latch write1 has unsafe behavior
  828.     Warning: Ports D and ENA on the latch are fed by the same signal A0
  829. Warning: Latch set2[15] has unsafe behavior
  830.     Warning: Ports D and ENA on the latch are fed by the same signal cmd2[5]
  831. Warning: Latch write2 has unsafe behavior
  832.     Warning: Ports D and ENA on the latch are fed by the same signal A0
  833. Warning: Latch wover0 has unsafe behavior
  834.     Warning: Ports D and ENA on the latch are fed by the same signal Decoder0
  835. Warning: Latch wover1 has unsafe behavior
  836.     Warning: Ports D and ENA on the latch are fed by the same signal write1
  837. Warning: Latch wover2 has unsafe behavior
  838.     Warning: Ports D and ENA on the latch are fed by the same signal write2
  839. Info: Implemented 430 device resources after synthesis - the final resource count might be different
  840.     Info: Implemented 20 input pins
  841.     Info: Implemented 28 output pins
  842.     Info: Implemented 382 logic cells
  843. Info: Quartus II Analysis & Synthesis was successful. 0 errors, 337 warnings
  844.     Info: Allocated 170 megabytes of memory during processing
  845.     Info: Processing ended: Mon Apr 19 14:43:32 2010
  846.     Info: Elapsed time: 00:00:07