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clkdiv.vwf
资源名称：8253.rar　[点击查看]
上传用户：xuqufe
上传日期：2022-08-10
资源大小：2378k
文件大小：2k
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

clkdiv.vwf：源码内容
  1. /*
  2. WARNING: Do NOT edit the input and output ports in this file in a text
  3. editor if you plan to continue editing the block that represents it in
  4. the Block Editor! File corruption is VERY likely to occur.
  5. */
  7. /*
  8. Copyright (C) 1991-2007 Altera Corporation
  9. Your use of Altera Corporation's design tools, logic functions 
  10. and other software and tools, and its AMPP partner logic 
  11. functions, and any output files from any of the foregoing 
  12. (including device programming or simulation files), and any 
  13. associated documentation or information are expressly subject 
  14. to the terms and conditions of the Altera Program License 
  15. Subscription Agreement, Altera MegaCore Function License 
  16. Agreement, or other applicable license agreement, including, 
  17. without limitation, that your use is for the sole purpose of 
  18. programming logic devices manufactured by Altera and sold by 
  19. Altera or its authorized distributors.  Please refer to the 
  20. applicable agreement for further details.
  21. */
  23. HEADER
  24. {
  25. VERSION = 1;
  26. TIME_UNIT = ns;
  27. DATA_OFFSET = 0.0;
  28. DATA_DURATION = 1000000.0;
  29. SIMULATION_TIME = 0.0;
  30. GRID_PHASE = 0.0;
  31. GRID_PERIOD = 10.0;
  32. GRID_DUTY_CYCLE = 50;
  33. }
  35. SIGNAL("clkin")
  36. {
  37. VALUE_TYPE = NINE_LEVEL_BIT;
  38. SIGNAL_TYPE = SINGLE_BIT;
  39. WIDTH = 1;
  40. LSB_INDEX = -1;
  41. DIRECTION = INPUT;
  42. PARENT = "";
  43. }
  45. SIGNAL("clkout")
  46. {
  47. VALUE_TYPE = NINE_LEVEL_BIT;
  48. SIGNAL_TYPE = SINGLE_BIT;
  49. WIDTH = 1;
  50. LSB_INDEX = -1;
  51. DIRECTION = OUTPUT;
  52. PARENT = "";
  53. }
  55. TRANSITION_LIST("clkin")
  56. {
  57. NODE
  58. {
  59. REPEAT = 1;
  60. NODE
  61. {
  62. REPEAT = 50000;
  63. LEVEL 0 FOR 10.0;
  64. LEVEL 1 FOR 10.0;
  65. }
  66. }
  67. }
  69. TRANSITION_LIST("clkout")
  70. {
  71. NODE
  72. {
  73. REPEAT = 1;
  74. LEVEL X FOR 1000000.0;
  75. }
  76. }
  78. DISPLAY_LINE
  79. {
  80. CHANNEL = "clkin";
  81. EXPAND_STATUS = COLLAPSED;
  82. RADIX = Binary;
  83. TREE_INDEX = 0;
  84. TREE_LEVEL = 0;
  85. }
  87. DISPLAY_LINE
  88. {
  89. CHANNEL = "clkout";
  90. EXPAND_STATUS = COLLAPSED;
  91. RADIX = Binary;
  92. TREE_INDEX = 1;
  93. TREE_LEVEL = 0;
  94. }
  96. TIME_BAR
  97. {
  98. TIME = 12750;
  99. MASTER = TRUE;
  100. }
  101. ;