VHDL/FPGA/Verilog

开发平台：

VHDL

8253down.fit.rpt：源码内容

; T5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; T6 ; 93 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T7 ; 92 ; 1 ; A1 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; T8 ; 111 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T9 ; 76 ; 1 ; DATAOUT[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; T10 ; 75 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; T12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; T13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; T14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; T15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; T16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; T17 ; 289 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T18 ; 290 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T19 ; 281 ; 6 ; cntout[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; T20 ; 287 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T21 ; 288 ; 6 ; cntout[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; T22 ; 296 ; 6 ; cntout[10] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; T23 ; 295 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T24 ; 292 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T25 ; 291 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; T26 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; U1 ; 85 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U2 ; 84 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U3 ; 88 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U4 ; 89 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U5 ; 100 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U6 ; 98 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U7 ; 99 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; U9 ; 86 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U10 ; 87 ; 1 ; DATAOUT[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; U11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; U12 ; 178 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; U14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; U15 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; U16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; U17 ; 231 ; 7 ; cntout[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; U18 ; 232 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; U19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; U20 ; 280 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U21 ; 279 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U22 ; 270 ; 6 ; HEX3[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; U23 ; 284 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U24 ; 283 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U25 ; 285 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; U26 ; 286 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V1 ; 90 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V2 ; 91 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V3 ; 95 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V4 ; 94 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V5 ; 104 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V6 ; 105 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V7 ; 112 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V8 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; V9 ; 142 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V10 ; 141 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V11 ; 177 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V12 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; V13 ; 176 ; 8 ; HEX0[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; V14 ; 175 ; 8 ; HEX0[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; V15 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; V16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; V17 ; 218 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V18 ; 233 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; V19 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; V20 ; 251 ; 6 ; HEX1[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; V21 ; 252 ; 6 ; HEX1[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; V22 ; 259 ; 6 ; HEX2[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; V23 ; 275 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V24 ; 276 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V25 ; 277 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; V26 ; 278 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W1 ; 97 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W2 ; 96 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W3 ; 102 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W4 ; 101 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; W6 ; 113 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W7 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; W8 ; 144 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; W10 ; 145 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W11 ; 161 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W12 ; 162 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; W14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; W15 ; 203 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W16 ; 204 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W17 ; 217 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W18 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; W19 ; 234 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; W20 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
; W21 ; 253 ; 6 ; HEX1[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; W22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; W23 ; 272 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W24 ; 271 ; 6 ; HEX3[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; W25 ; 273 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; W26 ; 274 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y1 ; 103 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ;
; Y3 ; 108 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y4 ; 109 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y5 ; 121 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y6 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; Y7 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; Y8 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; Y9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; Y10 ; 146 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y11 ; 156 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y12 ; 180 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y13 ; 193 ; 7 ; DATAOUT[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; Y14 ; 195 ; 7 ; DATAOUT[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; Y15 ; 196 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y16 ; 210 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; Y18 ; 229 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; Y19 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
; Y20 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; Y21 ; 250 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; Y22 ; 254 ; 6 ; HEX1[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; Y23 ; 265 ; 6 ; HEX3[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; Y24 ; 264 ; 6 ; HEX2[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; Y25 ; 269 ; 6 ; HEX3[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; Y26 ; 268 ; 6 ; HEX3[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 0 pF ; Not Available ;
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
; Simple RSDS ; 0 pF ; Not Available ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------+--------------+
; |8253down ; 475 (0) ; 24 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 68 ; 0 ; 451 (0) ; 0 (0) ; 24 (0) ; |8253down ; work ;
; |I8253f:inst| ; 447 (447) ; 24 (24) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 423 (423) ; 0 (0) ; 24 (24) ; |8253down|I8253f:inst ; work ;
; |segout:inst10| ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; |8253down|segout:inst10 ; work ;
; |segout:inst11| ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; |8253down|segout:inst11 ; work ;
; |segout:inst12| ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; |8253down|segout:inst12 ; work ;
; |segout:inst13| ; 7 (7) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; |8253down|segout:inst13 ; work ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+-------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+------------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------------+----------+---------------+---------------+-----------------------+-----+
; CLK ; Output ; -- ; -- ; -- ; -- ;
; cntout[15] ; Output ; -- ; -- ; -- ; -- ;
; cntout[14] ; Output ; -- ; -- ; -- ; -- ;
; cntout[13] ; Output ; -- ; -- ; -- ; -- ;
; cntout[12] ; Output ; -- ; -- ; -- ; -- ;
; cntout[11] ; Output ; -- ; -- ; -- ; -- ;
; cntout[10] ; Output ; -- ; -- ; -- ; -- ;
; cntout[9] ; Output ; -- ; -- ; -- ; -- ;
; cntout[8] ; Output ; -- ; -- ; -- ; -- ;
; cntout[7] ; Output ; -- ; -- ; -- ; -- ;
; cntout[6] ; Output ; -- ; -- ; -- ; -- ;
; cntout[5] ; Output ; -- ; -- ; -- ; -- ;
; cntout[4] ; Output ; -- ; -- ; -- ; -- ;
; cntout[3] ; Output ; -- ; -- ; -- ; -- ;
; cntout[2] ; Output ; -- ; -- ; -- ; -- ;
; cntout[1] ; Output ; -- ; -- ; -- ; -- ;
; cntout[0] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[7] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[6] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[5] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[4] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[3] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[2] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[1] ; Output ; -- ; -- ; -- ; -- ;
; DATAOUT[0] ; Output ; -- ; -- ; -- ; -- ;
; HEX0[6] ; Output ; -- ; -- ; -- ; -- ;
; HEX0[5] ; Output ; -- ; -- ; -- ; -- ;
; HEX0[4] ; Output ; -- ; -- ; -- ; -- ;
; HEX0[3] ; Output ; -- ; -- ; -- ; -- ;
; HEX0[2] ; Output ; -- ; -- ; -- ; -- ;
; HEX0[1] ; Output ; -- ; -- ; -- ; -- ;
; HEX0[0] ; Output ; -- ; -- ; -- ; -- ;
; HEX1[6] ; Output ; -- ; -- ; -- ; -- ;
; HEX1[5] ; Output ; -- ; -- ; -- ; -- ;
; HEX1[4] ; Output ; -- ; -- ; -- ; -- ;
; HEX1[3] ; Output ; -- ; -- ; -- ; -- ;
; HEX1[2] ; Output ; -- ; -- ; -- ; -- ;
; HEX1[1] ; Output ; -- ; -- ; -- ; -- ;
; HEX1[0] ; Output ; -- ; -- ; -- ; -- ;
; HEX2[6] ; Output ; -- ; -- ; -- ; -- ;
; HEX2[5] ; Output ; -- ; -- ; -- ; -- ;
; HEX2[4] ; Output ; -- ; -- ; -- ; -- ;
; HEX2[3] ; Output ; -- ; -- ; -- ; -- ;
; HEX2[2] ; Output ; -- ; -- ; -- ; -- ;
; HEX2[1] ; Output ; -- ; -- ; -- ; -- ;
; HEX2[0] ; Output ; -- ; -- ; -- ; -- ;
; HEX3[6] ; Output ; -- ; -- ; -- ; -- ;
; HEX3[5] ; Output ; -- ; -- ; -- ; -- ;
; HEX3[4] ; Output ; -- ; -- ; -- ; -- ;
; HEX3[3] ; Output ; -- ; -- ; -- ; -- ;
; HEX3[2] ; Output ; -- ; -- ; -- ; -- ;
; HEX3[1] ; Output ; -- ; -- ; -- ; -- ;
; HEX3[0] ; Output ; -- ; -- ; -- ; -- ;
; DATAIN[3] ; Input ; 0 ; 0 ; -- ; -- ;
; DATAIN[2] ; Input ; 0 ; 0 ; -- ; -- ;
; DATAIN[1] ; Input ; 0 ; 0 ; -- ; -- ;
; DATAIN[0] ; Input ; 0 ; 0 ; -- ; -- ;
; DATAIN[7] ; Input ; 0 ; 0 ; -- ; -- ;
; DATAIN[6] ; Input ; 0 ; 0 ; -- ; -- ;
; DATAIN[5] ; Input ; 0 ; 0 ; -- ; -- ;
; DATAIN[4] ; Input ; 0 ; 0 ; -- ; -- ;
; clk0 ; Input ; 0 ; 0 ; -- ; -- ;
; GATE0 ; Input ; 0 ; 0 ; -- ; -- ;
; WR ; Input ; 0 ; 0 ; -- ; -- ;
; CS ; Input ; 0 ; 0 ; -- ; -- ;
; RE ; Input ; 0 ; 0 ; -- ; -- ;
; A0 ; Input ; 0 ; 0 ; -- ; -- ;
; A1 ; Input ; 6 ; 0 ; -- ; -- ;
+------------+----------+---------------+---------------+-----------------------+-----+
+---------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------------------+-------------------+---------+
; DATAIN[3] ; ; ;
; DATAIN[2] ; ; ;
; DATAIN[1] ; ; ;
; DATAIN[0] ; ; ;
; DATAIN[7] ; ; ;
; DATAIN[6] ; ; ;
; DATAIN[5] ; ; ;
; DATAIN[4] ; ; ;
; clk0 ; ; ;
; GATE0 ; ; ;
; WR ; ; ;
; CS ; ; ;
; RE ; ; ;
; A0 ; ; ;
; A1 ; ; ;
; - I8253f:inst|Decoder0~415 ; 1 ; 0 ;
; - I8253f:inst|Decoder0~416 ; 1 ; 0 ;
; - I8253f:inst|Decoder0~418 ; 1 ; 0 ;
; - I8253f:inst|WideOr1~26 ; 1 ; 0 ;
; - I8253f:inst|WideOr3~34 ; 1 ; 0 ;
; - I8253f:inst|Decoder0~419 ; 1 ; 0 ;
; - I8253f:inst|WideOr0~34 ; 1 ; 0 ;
; - I8253f:inst|WideOr2 ; 1 ; 0 ;
; - I8253f:inst|Decoder0~420 ; 1 ; 0 ;
; - I8253f:inst|Decoder0 ; 1 ; 0 ;
; - I8253f:inst|Decoder0~422 ; 0 ; 6 ;
+---------------------------------+-------------------+---------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+--------------------------+--------------------+---------+---------------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------------------------+--------------------+---------+---------------------+--------+----------------------+------------------+---------------------------+
; GATE0 ; PIN_B13 ; 8 ; Clock ; no ; -- ; -- ; -- ;
; I8253f:inst|Decoder0 ; LCCOMB_X33_Y18_N18 ; 11 ; Clock, Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|Decoder0~420 ; LCCOMB_X32_Y18_N16 ; 8 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|Mux10~93 ; LCCOMB_X33_Y19_N2 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK6 ; -- ;
; I8253f:inst|Mux90~18 ; LCCOMB_X32_Y15_N20 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|WideOr0 ; LCCOMB_X33_Y18_N10 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|WideOr1 ; LCCOMB_X33_Y19_N28 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|WideOr2 ; LCCOMB_X33_Y18_N0 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|WideOr3 ; LCCOMB_X33_Y17_N4 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|WideOr5 ; LCCOMB_X33_Y19_N18 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|WideOr6~560 ; LCCOMB_X32_Y15_N14 ; 16 ; Latch enable ; yes ; Global Clock ; GCLK13 ; -- ;
; I8253f:inst|all_gate0~94 ; LCCOMB_X35_Y15_N6 ; 15 ; Clock enable ; no ; -- ; -- ; -- ;
; I8253f:inst|all_set0~337 ; LCCOMB_X35_Y15_N14 ; 33 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|all_set0~337 ; LCCOMB_X35_Y15_N14 ; 16 ; Async. clear ; yes ; Global Clock ; GCLK2 ; -- ;
; I8253f:inst|all_set1~94 ; LCCOMB_X32_Y17_N20 ; 16 ; Latch enable ; yes ; Global Clock ; GCLK14 ; -- ;
; I8253f:inst|all_set2~77 ; LCCOMB_X32_Y16_N8 ; 16 ; Latch enable ; yes ; Global Clock ; GCLK12 ; -- ;
; I8253f:inst|buffer~146 ; LCCOMB_X36_Y17_N24 ; 2 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|buffer~146 ; LCCOMB_X36_Y17_N24 ; 15 ; Latch enable ; yes ; Global Clock ; GCLK5 ; -- ;
; I8253f:inst|cmd0[1]~0 ; LCCOMB_X32_Y15_N2 ; 5 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|cmd1[1]~0 ; LCCOMB_X32_Y15_N24 ; 5 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|cmd2[1]~0 ; LCCOMB_X32_Y15_N0 ; 5 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|edge0a~152 ; LCCOMB_X35_Y17_N12 ; 1 ; Async. clear ; no ; -- ; -- ; -- ;
; I8253f:inst|reg1a ; LCCOMB_X34_Y18_N26 ; 1 ; Async. clear ; no ; -- ; -- ; -- ;
; I8253f:inst|set0[0]~163 ; LCCOMB_X34_Y15_N0 ; 8 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|set0[8]~161 ; LCCOMB_X34_Y14_N0 ; 8 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|set1[0]~161 ; LCCOMB_X33_Y17_N24 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK7 ; -- ;
; I8253f:inst|set1[8]~163 ; LCCOMB_X32_Y17_N0 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK9 ; -- ;
; I8253f:inst|set2[5]~161 ; LCCOMB_X33_Y19_N20 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK15 ; -- ;
; I8253f:inst|set2[8]~163 ; LCCOMB_X32_Y19_N12 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK8 ; -- ;
; I8253f:inst|wover0~48 ; LCCOMB_X33_Y18_N24 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|wover1~48 ; LCCOMB_X32_Y17_N30 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|wover2~48 ; LCCOMB_X32_Y19_N28 ; 1 ; Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|wreset0 ; LCCOMB_X33_Y18_N26 ; 2 ; Async. clear ; yes ; Global Clock ; GCLK10 ; -- ;
; I8253f:inst|wreset1 ; LCCOMB_X32_Y17_N6 ; 2 ; Async. clear ; yes ; Global Clock ; GCLK0 ; -- ;
; I8253f:inst|wreset2 ; LCCOMB_X32_Y19_N0 ; 2 ; Async. clear ; yes ; Global Clock ; GCLK11 ; -- ;
; I8253f:inst|write1 ; LCCOMB_X32_Y17_N4 ; 11 ; Clock, Latch enable ; no ; -- ; -- ; -- ;
; I8253f:inst|write2 ; LCCOMB_X33_Y19_N8 ; 10 ; Clock, Latch enable ; no ; -- ; -- ; -- ;
; clk0 ; PIN_D13 ; 16 ; Clock ; no ; -- ; -- ; -- ;
+--------------------------+--------------------+---------+---------------------+--------+----------------------+------------------+---------------------------+
+-------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+--------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; I8253f:inst|Mux10~93 ; LCCOMB_X33_Y19_N2 ; 8 ; Global Clock ; GCLK6 ; -- ;
; I8253f:inst|WideOr6~560 ; LCCOMB_X32_Y15_N14 ; 16 ; Global Clock ; GCLK13 ; -- ;
; I8253f:inst|all_set0~337 ; LCCOMB_X35_Y15_N14 ; 16 ; Global Clock ; GCLK2 ; -- ;
; I8253f:inst|all_set1~94 ; LCCOMB_X32_Y17_N20 ; 16 ; Global Clock ; GCLK14 ; -- ;
; I8253f:inst|all_set2~77 ; LCCOMB_X32_Y16_N8 ; 16 ; Global Clock ; GCLK12 ; -- ;
; I8253f:inst|buffer~146 ; LCCOMB_X36_Y17_N24 ; 15 ; Global Clock ; GCLK5 ; -- ;
; I8253f:inst|set1[0]~161 ; LCCOMB_X33_Y17_N24 ; 8 ; Global Clock ; GCLK7 ; -- ;
; I8253f:inst|set1[8]~163 ; LCCOMB_X32_Y17_N0 ; 8 ; Global Clock ; GCLK9 ; -- ;
; I8253f:inst|set2[5]~161 ; LCCOMB_X33_Y19_N20 ; 8 ; Global Clock ; GCLK15 ; -- ;
; I8253f:inst|set2[8]~163 ; LCCOMB_X32_Y19_N12 ; 8 ; Global Clock ; GCLK8 ; -- ;
; I8253f:inst|wreset0 ; LCCOMB_X33_Y18_N26 ; 2 ; Global Clock ; GCLK10 ; -- ;
; I8253f:inst|wreset1 ; LCCOMB_X32_Y17_N6 ; 2 ; Global Clock ; GCLK0 ; -- ;
; I8253f:inst|wreset2 ; LCCOMB_X32_Y19_N0 ; 2 ; Global Clock ; GCLK11 ; -- ;
+--------------------------+--------------------+---------+----------------------+------------------+---------------------------+
+-----------------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------------------+---------+
; Name ; Fan-Out ;
+-------------------------------+---------+
; I8253f:inst|all_set0~337 ; 32 ;
; I8253f:inst|cmd[7] ; 21 ;
; I8253f:inst|cmd[6] ; 21 ;
; I8253f:inst|cnt0[0]~head_lut ; 17 ;
; clk0 ; 16 ;
; I8253f:inst|all_set2~77 ; 16 ;
; I8253f:inst|all_set1~94 ; 16 ;
; I8253f:inst|cnt0[1]~head_lut ; 16 ;
; I8253f:inst|cnt0[2]~head_lut ; 16 ;
; I8253f:inst|cnt0[3]~head_lut ; 16 ;
; I8253f:inst|all_gate0~94 ; 15 ;
; I8253f:inst|cnt0[4]~head_lut ; 15 ;
; I8253f:inst|cnt0[5]~head_lut ; 15 ;
; I8253f:inst|cnt0[6]~head_lut ; 15 ;
; I8253f:inst|cnt0[7]~head_lut ; 15 ;
; I8253f:inst|cnt0[8]~head_lut ; 15 ;
; I8253f:inst|cnt0[9]~head_lut ; 15 ;
; I8253f:inst|cnt0[10]~head_lut ; 15 ;
; I8253f:inst|cnt0[11]~head_lut ; 15 ;
; I8253f:inst|cmd2[5] ; 14 ;
; I8253f:inst|cmd0[5] ; 14 ;
; I8253f:inst|cmd1[5] ; 14 ;
; I8253f:inst|cnt0[12]~head_lut ; 14 ;
; I8253f:inst|cnt0[13]~head_lut ; 14 ;
; I8253f:inst|cnt0[14]~head_lut ; 14 ;
; I8253f:inst|cnt0[15]~head_lut ; 14 ;
; A1 ; 11 ;
; A0 ; 11 ;
; I8253f:inst|write1 ; 11 ;
; I8253f:inst|cmd0[2] ; 11 ;
; I8253f:inst|cmd0[3] ; 11 ;
; I8253f:inst|Decoder0 ; 11 ;
; I8253f:inst|write2 ; 10 ;
; GATE0 ; 8 ;
; I8253f:inst|Decoder0~420 ; 8 ;
; I8253f:inst|set0[0]~163 ; 8 ;
; I8253f:inst|set0[8]~161 ; 8 ;
; I8253f:inst|dataout[7]~1529 ; 8 ;
; DATAIN[4] ; 7 ;
; DATAIN[5] ; 7 ;
; DATAIN[6] ; 7 ;
; DATAIN[7] ; 7 ;
; DATAIN[0] ; 7 ;
; DATAIN[1] ; 7 ;
; DATAIN[2] ; 7 ;
; DATAIN[3] ; 7 ;
; I8253f:inst|cmd0[1] ; 7 ;
; I8253f:inst|Decoder0~417 ; 7 ;
; I8253f:inst|cmd2[4] ; 6 ;
; I8253f:inst|cmd1[4] ; 6 ;
+-------------------------------+---------+
+-----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+------------------------+
; Block interconnects ; 719 / 94,460 ( < 1 % ) ;
; C16 interconnects ; 57 / 3,315 ( 2 % ) ;
; C4 interconnects ; 554 / 60,840 ( < 1 % ) ;
; Direct links ; 114 / 94,460 ( < 1 % ) ;
; Global clocks ; 13 / 16 ( 81 % ) ;
; Local interconnects ; 305 / 33,216 ( < 1 % ) ;
; R24 interconnects ; 52 / 3,091 ( 2 % ) ;
; R4 interconnects ; 501 / 81,294 ( < 1 % ) ;
+----------------------------+------------------------+
+----------------------------------------------------------------------------+
; LAB Logic Elements ;
+---------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 10.11) ; Number of LABs (Total = 47) ;
+---------------------------------------------+------------------------------+
; 1 ; 11 ;
; 2 ; 5 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 1 ;
; 15 ; 0 ;
; 16 ; 26 ;
+---------------------------------------------+------------------------------+
+-------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+------------------------------+
; LAB-wide Signals (Average = 0.60) ; Number of LABs (Total = 47) ;
+------------------------------------+------------------------------+
; 1 Async. clear ; 12 ;
; 1 Clock ; 9 ;
; 1 Clock enable ; 7 ;
+------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 10.36) ; Number of LABs (Total = 47) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 11 ;
; 2 ; 5 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 1 ;
; 15 ; 1 ;
; 16 ; 11 ;
; 17 ; 4 ;
; 18 ; 7 ;
; 19 ; 2 ;
+----------------------------------------------+------------------------------+
+--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 5.83) ; Number of LABs (Total = 47) ;
+-------------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 13 ;
; 2 ; 6 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 2 ;
; 6 ; 2 ;
; 7 ; 3 ;
; 8 ; 5 ;
; 9 ; 4 ;
; 10 ; 1 ;
; 11 ; 3 ;
; 12 ; 3 ;
; 13 ; 1 ;
; 14 ; 0 ;
; 15 ; 1 ;
; 16 ; 1 ;
+-------------------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+------------------------------+
; Number of Distinct Inputs (Average = 11.32) ; Number of LABs (Total = 47) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 10 ;
; 3 ; 5 ;
; 4 ; 3 ;
; 5 ; 2 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 2 ;
; 10 ; 0 ;
; 11 ; 2 ;
; 12 ; 2 ;
; 13 ; 2 ;
; 14 ; 0 ;
; 15 ; 1 ;
; 16 ; 1 ;
; 17 ; 2 ;
; 18 ; 4 ;
; 19 ; 4 ;
; 20 ; 1 ;
; 21 ; 3 ;
; 22 ; 0 ;
; 23 ; 0 ;
; 24 ; 0 ;
; 25 ; 0 ;
; 26 ; 0 ;
; 27 ; 0 ;
; 28 ; 0 ;
; 29 ; 1 ;
; 30 ; 2 ;
+----------------------------------------------+------------------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; nCEO ; As output driving ground ;
; ASDO,nCSO ; As input tri-stated ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 癈 ;
; High Junction Temperature ; 85 癈 ;
+---------------------------+--------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
Info: Processing started: Tue Apr 20 16:39:48 2010
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off 8253down -c 8253down
Info: Selected device EP2C35F672C6 for design "8253down"
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time.
Info: The Fitter has identified 1 logical partitions of which 0 have a previous placement to use
Info: Previous placement does not exist for 567 of 567 atoms in partition Top
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info: Device EP2C50F672C6 is compatible
Info: Device EP2C70F672C6 is compatible
Info: Fitter converted 3 user pins into dedicated programming pins
Info: Pin ~ASDO~ is reserved at location E3
Info: Pin ~nCSO~ is reserved at location D3
Info: Pin ~LVDS150p/nCEO~ is reserved at location AE24
Warning: No exact pin location assignment(s) for 25 pins of 68 total pins
Info: Pin CLK not assigned to an exact location on the device
Info: Pin cntout[15] not assigned to an exact location on the device
Info: Pin cntout[14] not assigned to an exact location on the device
Info: Pin cntout[13] not assigned to an exact location on the device
Info: Pin cntout[12] not assigned to an exact location on the device
Info: Pin cntout[11] not assigned to an exact location on the device
Info: Pin cntout[10] not assigned to an exact location on the device
Info: Pin cntout[9] not assigned to an exact location on the device
Info: Pin cntout[8] not assigned to an exact location on the device
Info: Pin cntout[7] not assigned to an exact location on the device
Info: Pin cntout[6] not assigned to an exact location on the device
Info: Pin cntout[5] not assigned to an exact location on the device
Info: Pin cntout[4] not assigned to an exact location on the device
Info: Pin cntout[3] not assigned to an exact location on the device
Info: Pin cntout[2] not assigned to an exact location on the device
Info: Pin cntout[1] not assigned to an exact location on the device
Info: Pin cntout[0] not assigned to an exact location on the device
Info: Pin DATAOUT[7] not assigned to an exact location on the device
Info: Pin DATAOUT[6] not assigned to an exact location on the device
Info: Pin DATAOUT[5] not assigned to an exact location on the device
Info: Pin DATAOUT[4] not assigned to an exact location on the device
Info: Pin DATAOUT[3] not assigned to an exact location on the device
Info: Pin DATAOUT[2] not assigned to an exact location on the device
Info: Pin DATAOUT[1] not assigned to an exact location on the device
Info: Pin DATAOUT[0] not assigned to an exact location on the device
Info: Automatically promoted node I8253f:inst|all_set1~94
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|cnt1[15]~head_lut
Info: Destination node I8253f:inst|cnt1[7]~head_lut
Info: Destination node I8253f:inst|cnt1[14]~head_lut
Info: Destination node I8253f:inst|cnt1[6]~head_lut
Info: Destination node I8253f:inst|cnt1[13]~head_lut
Info: Destination node I8253f:inst|cnt1[5]~head_lut
Info: Destination node I8253f:inst|cnt1[12]~head_lut
Info: Destination node I8253f:inst|cnt1[4]~head_lut
Info: Destination node I8253f:inst|cnt1[11]~head_lut
Info: Destination node I8253f:inst|cnt1[3]~head_lut
Info: Non-global destination nodes limited to 10 nodes
Info: Automatically promoted node I8253f:inst|all_set2~77
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|cnt2[15]~head_lut
Info: Destination node I8253f:inst|cnt2[7]~head_lut
Info: Destination node I8253f:inst|cnt2[14]~head_lut
Info: Destination node I8253f:inst|cnt2[6]~head_lut
Info: Destination node I8253f:inst|cnt2[13]~head_lut
Info: Destination node I8253f:inst|cnt2[5]~head_lut
Info: Destination node I8253f:inst|cnt2[12]~head_lut
Info: Destination node I8253f:inst|cnt2[4]~head_lut
Info: Destination node I8253f:inst|cnt2[11]~head_lut
Info: Destination node I8253f:inst|cnt2[3]~head_lut
Info: Non-global destination nodes limited to 10 nodes
Info: Automatically promoted node I8253f:inst|WideOr6~560
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|cmd0[1]~0
Info: Destination node I8253f:inst|cmd1[1]~0
Info: Destination node I8253f:inst|cmd2[1]~0
Info: Automatically promoted node I8253f:inst|buffer~146
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|buffer[15]
Info: Automatically promoted node I8253f:inst|Mux10~93
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node I8253f:inst|set1[0]~161
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node I8253f:inst|set1[8]~163
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node I8253f:inst|set2[5]~161
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node I8253f:inst|set2[8]~163
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node I8253f:inst|all_set0~337
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|cnt0[15]~head_lut
Info: Destination node I8253f:inst|cnt0[14]~head_lut
Info: Destination node I8253f:inst|cnt0[13]~head_lut
Info: Destination node I8253f:inst|cnt0[12]~head_lut
Info: Destination node I8253f:inst|cnt0[11]~head_lut
Info: Destination node I8253f:inst|cnt0[10]~head_lut
Info: Destination node I8253f:inst|cnt0[9]~head_lut
Info: Destination node I8253f:inst|cnt0[8]~head_lut
Info: Destination node I8253f:inst|cnt0[7]~head_lut
Info: Destination node I8253f:inst|cnt0[6]~head_lut
Info: Non-global destination nodes limited to 10 nodes
Info: Automatically promoted node I8253f:inst|wreset0
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|wreset0
Info: Automatically promoted node I8253f:inst|wreset1
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|wreset1
Info: Automatically promoted node I8253f:inst|wreset2
Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node I8253f:inst|wreset2
Info: Starting register packing
Info: Finished register packing: elapsed time is 00:00:00
Extra Info: No registers were packed into other blocks
Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
Info: Number of I/O pins in group: 25 (unused VREF, 3.30 VCCIO, 0 input, 25 output, 0 bidirectional)
Info: I/O standards used: 3.3-V LVTTL.
Info: I/O bank details before I/O pin placement
Info: Statistics of I/O banks
Info: I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 3 total pin(s) used -- 61 pins available
Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 3 total pin(s) used -- 56 pins available
Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 54 pins available
Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 56 pins available
Info: I/O bank number 5 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 63 pins available
Info: I/O bank number 6 does not use VREF pins and has 3.30V VCCIO pins. 23 total pin(s) used -- 36 pins available
Info: I/O bank number 7 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 56 pins available
Info: I/O bank number 8 does not use VREF pins and has 3.30V VCCIO pins. 9 total pin(s) used -- 47 pins available
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Estimated most critical path is register to register delay of 5.634 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X33_Y15; Fanout = 2; REG Node = 'I8253f:inst|cnt0[0]~latch'
Info: 2: + IC(0.626 ns) + CELL(0.416 ns) = 1.042 ns; Loc. = LAB_X35_Y15; Fanout = 17; COMB Node = 'I8253f:inst|cnt0[0]~head_lut'
Info: 3: + IC(0.873 ns) + CELL(0.414 ns) = 2.329 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~191'
Info: 4: + IC(0.000 ns) + CELL(0.071 ns) = 2.400 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~193'
Info: 5: + IC(0.000 ns) + CELL(0.071 ns) = 2.471 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~195'
Info: 6: + IC(0.000 ns) + CELL(0.071 ns) = 2.542 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~197'
Info: 7: + IC(0.000 ns) + CELL(0.071 ns) = 2.613 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~199'
Info: 8: + IC(0.000 ns) + CELL(0.071 ns) = 2.684 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~201'
Info: 9: + IC(0.000 ns) + CELL(0.071 ns) = 2.755 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~203'
Info: 10: + IC(0.000 ns) + CELL(0.071 ns) = 2.826 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~205'
Info: 11: + IC(0.000 ns) + CELL(0.071 ns) = 2.897 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~207'
Info: 12: + IC(0.000 ns) + CELL(0.071 ns) = 2.968 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~209'
Info: 13: + IC(0.000 ns) + CELL(0.071 ns) = 3.039 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~211'
Info: 14: + IC(0.000 ns) + CELL(0.410 ns) = 3.449 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|LessThan1~212'
Info: 15: + IC(0.127 ns) + CELL(0.437 ns) = 4.013 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|Mux89~152'
Info: 16: + IC(0.415 ns) + CELL(0.150 ns) = 4.578 ns; Loc. = LAB_X35_Y16; Fanout = 1; COMB Node = 'I8253f:inst|Mux89~153'
Info: 17: + IC(0.636 ns) + CELL(0.420 ns) = 5.634 ns; Loc. = LAB_X34_Y13; Fanout = 1; REG Node = 'I8253f:inst|clk_out[0]'
Info: Total cell delay = 2.957 ns ( 52.48 % )
Info: Total interconnect delay = 2.677 ns ( 47.52 % )
Info: Fitter routing operations beginning
Warning: 4 (of 1513) connections in the design require a large routing delay to achieve hold requirements. Please check the circuit's timing constraints and clocking methodology, especially multicycles and gated clocks.
Info: Average interconnect usage is 0% of the available device resources
Info: Peak interconnect usage is 5% of the available device resources in the region that extends from location X33_Y12 to location X43_Y23
Info: Fitter routing operations ending: elapsed time is 00:00:02
Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info: Optimizations that may affect the design's routability were skipped
Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Found 53 output pins without output pin load capacitance assignment
Info: Pin "CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "cntout[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "DATAOUT[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX2[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX2[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX2[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX2[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX2[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX2[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX2[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX3[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX3[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX3[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX3[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX3[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX3[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "HEX3[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Generated suppressed messages file C:/Users/Keven/Desktop/quartus/exp3/8253down/8253down.fit.smsg
Info: Quartus II Fitter was successful. 0 errors, 4 warnings
Info: Allocated 231 megabytes of memory during processing
Info: Processing ended: Tue Apr 20 16:40:05 2010
Info: Elapsed time: 00:00:17
+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in C:/Users/Keven/Desktop/quartus/exp3/8253down/8253down.fit.smsg.