VHDL/FPGA/Verilog

开发平台：
VHDL

_8259A.qsf：源码内容
							# Copyright (C) 1991-2007 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions 
# and other software and tools, and its AMPP partner logic 
# functions, and any output files from any of the foregoing 
# (including device programming or simulation files), and any 
# associated documentation or information are expressly subject 
# to the terms and conditions of the Altera Program License 
# Subscription Agreement, Altera MegaCore Function License 
# Agreement, or other applicable license agreement, including, 
# without limitation, that your use is for the sole purpose of 
# programming logic devices manufactured by Altera and sold by 
# Altera or its authorized distributors.  Please refer to the 
# applicable agreement for further details.
# The default values for assignments are stored in the file
#		_8259A_assignment_defaults.qdf
# If this file doesn't exist, and for assignments not listed, see file
#		assignment_defaults.qdf
# Altera recommends that you do not modify this file. This
# file is updated automatically by the Quartus II software
# and any changes you make may be lost or overwritten.
set_global_assignment -name FAMILY "Cyclone II"
set_global_assignment -name DEVICE EP2C35F672C6
set_global_assignment -name TOP_LEVEL_ENTITY pr
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 7.2
set_global_assignment -name PROJECT_CREATION_TIME_DATE "15:08:09  APRIL 24, 2010"
set_global_assignment -name LAST_QUARTUS_VERSION 7.2
set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_palace
set_global_assignment -name VERILOG_FILE irr.v
set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region"
set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region"
set_global_assignment -name VECTOR_WAVEFORM_FILE vwf/irr.vwf
set_global_assignment -name ZIP_VECTOR_WAVEFORM_FILE cvwf/irr.cvwf
set_global_assignment -name BDF_FILE irr_a.bdf
set_global_assignment -name VECTOR_WAVEFORM_FILE vwf/irr_a.vwf
set_global_assignment -name ZIP_VECTOR_WAVEFORM_FILE cvwf/irr_a.cvwf
set_global_assignment -name VERILOG_FILE isr.v
set_global_assignment -name VECTOR_WAVEFORM_FILE vwf/isr.vwf
set_global_assignment -name ZIP_VECTOR_WAVEFORM_FILE cvwf/isr.cvwf
set_global_assignment -name BDF_FILE isr_a.bdf
set_global_assignment -name VECTOR_WAVEFORM_FILE vwf/isr_a.vwf
set_global_assignment -name ZIP_VECTOR_WAVEFORM_FILE cvwf/isr_a.cvwf
set_global_assignment -name VERILOG_FILE imr.v
set_global_assignment -name VECTOR_WAVEFORM_FILE vwf/imr.vwf
set_global_assignment -name VECTOR_WAVEFORM_FILE vwf/imr_a.vwf
set_global_assignment -name ZIP_VECTOR_WAVEFORM_FILE cvwf/imr.cvwf
set_global_assignment -name BDF_FILE imr_a.bdf
set_global_assignment -name VERILOG_FILE pr.v
set_global_assignment -name ZIP_VECTOR_WAVEFORM_FILE cvwf/imr_a.cvwf
set_global_assignment -name VERILOG_FILE core.v
set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Top
set_global_assignment -name PARTITION_COLOR 2147039 -section_id Top
set_instance_assignment -name PARTITION_HIERARCHY no_file_for_top_partition -to | -section_id Top
set_global_assignment -name VECTOR_WAVEFORM_FILE vwf/pr.vwf
set_global_assignment -name SETUP_HOLD_DETECTION OFF
set_global_assignment -name SIMULATOR_GENERATE_POWERPLAY_VCD_FILE OFF
set_global_assignment -name SIMULATION_MODE TIMING
set_global_assignment -name INCREMENTAL_VECTOR_INPUT_SOURCE vwf/pr.vwf
set_global_assignment -name ZIP_VECTOR_WAVEFORM_FILE cvwf/pr.cvwf
set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"
set_global_assignment -name LL_MEMBER_STATE LOCKED -section_id "Root Region"
set_global_assignment -name BDF_FILE pr_a.bdf

						