开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
prev_cmp__8259A.map.qmsg
资源名称：_8259A.zip　[点击查看]
上传用户：tzxuweilin
上传日期：2022-08-10
资源大小：747k
文件大小：8k
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

prev_cmp__8259A.map.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Analysis & Synthesis Quartus II " "Info: Running Quartus II Analysis & Synthesis" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 7.2 Build 151 09/26/2007 SJ Full Version " "Info: Version 7.2 Build 151 09/26/2007 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0} { "Info" "IQEXE_START_BANNER_TIME" "Sun Apr 25 10:19:27 2010 " "Info: Processing started: Sun Apr 25 10:19:27 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_map --read_settings_files=on --write_settings_files=off _8259A -c _8259A " "Info: Command: quartus_map --read_settings_files=on --write_settings_files=off _8259A -c _8259A" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0}
  4. { "Warning" "WQCU_FOUND_UNUSABLE_ASSIGNMENTS_FOR_ENTITY" "_8259A " "Warning: Ignored assignments for entity "_8259A" -- entity does not exist in design" { { "Warning" "WQCU_IGNORED_ENTITY_ASSIGNMENT" "set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region" " "Warning: Assignment of entity set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region" is ignored" {  } {  } 0 0 "Assignment of entity %1!s! is ignored" 0 0 "" 0} { "Warning" "WQCU_IGNORED_ENTITY_ASSIGNMENT" "set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region" " "Warning: Assignment of entity set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region" is ignored" {  } {  } 0 0 "Assignment of entity %1!s! is ignored" 0 0 "" 0}  } {  } 0 0 "Ignored assignments for entity "%1!s!" -- entity does not exist in design" 0 0 "" 0}
  5. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "irr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file irr.v" { { "Info" "ISGN_ENTITY_NAME" "1 irr " "Info: Found entity 1: irr" {  } { { "irr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/irr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  6. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "irr_a.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file irr_a.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 irr_a " "Info: Found entity 1: irr_a" {  } { { "irr_a.bdf" "" { Schematic "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/irr_a.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  7. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "isr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file isr.v" { { "Info" "ISGN_ENTITY_NAME" "1 isr " "Info: Found entity 1: isr" {  } { { "isr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/isr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  8. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "isr_a.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file isr_a.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 isr_a " "Info: Found entity 1: isr_a" {  } { { "isr_a.bdf" "" { Schematic "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/isr_a.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  9. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "imr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file imr.v" { { "Info" "ISGN_ENTITY_NAME" "1 imr " "Info: Found entity 1: imr" {  } { { "imr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/imr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  10. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "imr_a.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file imr_a.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 imr_a " "Info: Found entity 1: imr_a" {  } { { "imr_a.bdf" "" { Schematic "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/imr_a.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  11. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "pr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file pr.v" { { "Info" "ISGN_ENTITY_NAME" "1 pr " "Info: Found entity 1: pr" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  12. { "Error" "EVRFX_VERI_SYNTAX_ERROR" ""always";  expecting ";", or "," core.v(41) " "Error (10170): Verilog HDL syntax error at core.v(41) near text "always";  expecting ";", or ","" {  } { { "core.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/core.v" 41 0 0 } }  } 0 10170 "Verilog HDL syntax error at %2!s! near text %1!s!" 0 0 "" 0}
  13. { "Error" "EVRFX_VERI_SYNTAX_ERROR" "")";  expecting ".", or "[" core.v(51) " "Error (10170): Verilog HDL syntax error at core.v(51) near text ")";  expecting ".", or "["" {  } { { "core.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/core.v" 51 0 0 } }  } 0 10170 "Verilog HDL syntax error at %2!s! near text %1!s!" 0 0 "" 0}
  14. { "Error" "EVRFX_VERI_SYNTAX_ERROR" "")";  expecting ".", or "[" core.v(53) " "Error (10170): Verilog HDL syntax error at core.v(53) near text ")";  expecting ".", or "["" {  } { { "core.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/core.v" 53 0 0 } }  } 0 10170 "Verilog HDL syntax error at %2!s! near text %1!s!" 0 0 "" 0}
  15. { "Warning" "WVRFX_L3_VERI_CREATED_IMPLICIT_NET" "read1 core.v(37) " "Warning (10236): Verilog HDL Implicit Net warning at core.v(37): created implicit net for "read1"" {  } { { "core.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/core.v" 37 0 0 } }  } 0 10236 "Verilog HDL Implicit Net warning at %2!s!: created implicit net for "%1!s!"" 1 0 "" 0}
  16. { "Error" "EVRFX_VERI_DESIGN_UNIT_IGNORED" "core core.v(1) " "Error (10112): Ignored design unit "core" at core.v(1) due to previous errors" {  } { { "core.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/core.v" 1 0 0 } }  } 0 10112 "Ignored design unit "%1!s!" at %2!s! due to previous errors" 0 0 "" 0}
  17. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "core.v 0 0 " "Info: Found 0 design units, including 0 entities, in source file core.v" {  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  18. { "Error" "EQEXE_ERROR_COUNT" "Analysis & Synthesis 4 s 3 s Quartus II " "Error: Quartus II Analysis & Synthesis was unsuccessful. 4 errors, 3 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "163 " "Info: Allocated 163 megabytes of memory during processing" {  } {  } 0 0 "Allocated %1!s! megabytes of memory during processing" 0 0 "" 0} { "Error" "EQEXE_END_BANNER_TIME" "Sun Apr 25 10:19:30 2010 " "Error: Processing ended: Sun Apr 25 10:19:30 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0} { "Error" "EQEXE_ELAPSED_TIME" "00:00:03 " "Error: Elapsed time: 00:00:03" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0}  } {  } 0 0 "%6!s! %1!s! was unsuccessful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0}