开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
_8259A.fnsim.qmsg
资源名称：_8259A.zip　[点击查看]
上传用户：tzxuweilin
上传日期：2022-08-10
资源大小：747k
文件大小：23k
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

_8259A.fnsim.qmsg：源码内容
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Functional Simulation Netlist Generation Quartus II " "Info: Running Quartus II Functional Simulation Netlist Generation" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 7.2 Build 151 09/26/2007 SJ Full Version " "Info: Version 7.2 Build 151 09/26/2007 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0} { "Info" "IQEXE_START_BANNER_TIME" "Sat Apr 24 21:55:54 2010 " "Info: Processing started: Sat Apr 24 21:55:54 2010" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_map --read_settings_files=on --write_settings_files=off _8259A -c _8259A --generate_functional_sim_netlist " "Info: Command: quartus_map --read_settings_files=on --write_settings_files=off _8259A -c _8259A --generate_functional_sim_netlist" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0}
  4. { "Warning" "WQCU_FOUND_UNUSABLE_ASSIGNMENTS_FOR_ENTITY" "_8259A " "Warning: Ignored assignments for entity "_8259A" -- entity does not exist in design" { { "Warning" "WQCU_IGNORED_ENTITY_ASSIGNMENT" "set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region" " "Warning: Assignment of entity set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region" is ignored" {  } {  } 0 0 "Assignment of entity %1!s! is ignored" 0 0 "" 0} { "Warning" "WQCU_IGNORED_ENTITY_ASSIGNMENT" "set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region" " "Warning: Assignment of entity set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region" is ignored" {  } {  } 0 0 "Assignment of entity %1!s! is ignored" 0 0 "" 0}  } {  } 0 0 "Ignored assignments for entity "%1!s!" -- entity does not exist in design" 0 0 "" 0}
  5. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "irr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file irr.v" { { "Info" "ISGN_ENTITY_NAME" "1 irr " "Info: Found entity 1: irr" {  } { { "irr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/irr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  6. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "irr_a.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file irr_a.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 irr_a " "Info: Found entity 1: irr_a" {  } { { "irr_a.bdf" "" { Schematic "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/irr_a.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  7. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "isr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file isr.v" { { "Info" "ISGN_ENTITY_NAME" "1 isr " "Info: Found entity 1: isr" {  } { { "isr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/isr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  8. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "isr_a.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file isr_a.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 isr_a " "Info: Found entity 1: isr_a" {  } { { "isr_a.bdf" "" { Schematic "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/isr_a.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  9. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "imr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file imr.v" { { "Info" "ISGN_ENTITY_NAME" "1 imr " "Info: Found entity 1: imr" {  } { { "imr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/imr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  10. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "imr_a.bdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file imr_a.bdf" { { "Info" "ISGN_ENTITY_NAME" "1 imr_a " "Info: Found entity 1: imr_a" {  } { { "imr_a.bdf" "" { Schematic "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/imr_a.bdf" { } } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  11. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(19) " "Warning (10229): Verilog HDL Expression warning at pr.v(19): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 19 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  12. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(20) " "Warning (10229): Verilog HDL Expression warning at pr.v(20): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 20 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  13. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(21) " "Warning (10229): Verilog HDL Expression warning at pr.v(21): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 21 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  14. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(22) " "Warning (10229): Verilog HDL Expression warning at pr.v(22): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 22 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  15. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(23) " "Warning (10229): Verilog HDL Expression warning at pr.v(23): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 23 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  16. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(24) " "Warning (10229): Verilog HDL Expression warning at pr.v(24): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 24 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  17. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(25) " "Warning (10229): Verilog HDL Expression warning at pr.v(25): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 25 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  18. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(26) " "Warning (10229): Verilog HDL Expression warning at pr.v(26): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 26 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  19. { "Warning" "WVRFX_VERI_LITERAL_TRUNCATED_TO_FIT" "3 pr.v(29) " "Warning (10229): Verilog HDL Expression warning at pr.v(29): truncated literal to match 3 bits" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 29 0 0 } }  } 0 10229 "Verilog HDL Expression warning at %2!s!: truncated literal to match %1!d! bits" 0 0 "" 0}
  20. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "pr.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file pr.v" { { "Info" "ISGN_ENTITY_NAME" "1 pr " "Info: Found entity 1: pr" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  21. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "core.v 1 1 " "Info: Found 1 design units, including 1 entities, in source file core.v" { { "Info" "ISGN_ENTITY_NAME" "1 core " "Info: Found entity 1: core" {  } { { "core.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/core.v" 1 -1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  22. { "Info" "ISGN_START_ELABORATION_TOP" "pr " "Info: Elaborating entity "pr" for the top level hierarchy" {  } {  } 0 0 "Elaborating entity "%1!s!" for the top level hierarchy" 0 0 "" 0}
  23. { "Warning" "WVRFX_L2_VERI_ALWAYS_ID_HOLDS_VALUE" "position pr.v(31) " "Warning (10240): Verilog HDL Always Construct warning at pr.v(31): inferring latch(es) for variable "position", which holds its previous value in one or more paths through the always construct" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10240 "Verilog HDL Always Construct warning at %2!s!: inferring latch(es) for variable "%1!s!", which holds its previous value in one or more paths through the always construct" 0 0 "" 0}
  24. { "Warning" "WVRFX_L2_VERI_ALWAYS_ID_HOLDS_VALUE" "hp_nmr pr.v(31) " "Warning (10240): Verilog HDL Always Construct warning at pr.v(31): inferring latch(es) for variable "hp_nmr", which holds its previous value in one or more paths through the always construct" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10240 "Verilog HDL Always Construct warning at %2!s!: inferring latch(es) for variable "%1!s!", which holds its previous value in one or more paths through the always construct" 0 0 "" 0}
  25. { "Warning" "WVRFX_L2_VERI_ALWAYS_ID_HOLDS_VALUE" "hp_isr pr.v(31) " "Warning (10240): Verilog HDL Always Construct warning at pr.v(31): inferring latch(es) for variable "hp_isr", which holds its previous value in one or more paths through the always construct" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10240 "Verilog HDL Always Construct warning at %2!s!: inferring latch(es) for variable "%1!s!", which holds its previous value in one or more paths through the always construct" 0 0 "" 0}
  26. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "hp_isr[0] pr.v(31) " "Info (10041): Inferred latch for "hp_isr[0]" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  27. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "hp_isr[1] pr.v(31) " "Info (10041): Inferred latch for "hp_isr[1]" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  28. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "hp_isr[2] pr.v(31) " "Info (10041): Inferred latch for "hp_isr[2]" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  29. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "hp_nmr[0] pr.v(31) " "Info (10041): Inferred latch for "hp_nmr[0]" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  30. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "hp_nmr[1] pr.v(31) " "Info (10041): Inferred latch for "hp_nmr[1]" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  31. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "hp_nmr[2] pr.v(31) " "Info (10041): Inferred latch for "hp_nmr[2]" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  32. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.111 pr.v(31) " "Info (10041): Inferred latch for "position.111" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  33. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.110 pr.v(31) " "Info (10041): Inferred latch for "position.110" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  34. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.101 pr.v(31) " "Info (10041): Inferred latch for "position.101" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  35. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.100 pr.v(31) " "Info (10041): Inferred latch for "position.100" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  36. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.011 pr.v(31) " "Info (10041): Inferred latch for "position.011" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  37. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.010 pr.v(31) " "Info (10041): Inferred latch for "position.010" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  38. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.001 pr.v(31) " "Info (10041): Inferred latch for "position.001" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  39. { "Info" "IVRFX_L2_VDB_LATCH_INFERRED" "position.000 pr.v(31) " "Info (10041): Inferred latch for "position.000" at pr.v(31)" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 31 0 0 } }  } 0 10041 "Inferred latch for "%1!s!" at %2!s!" 0 0 "" 0}
  40. { "Info" "ILPMS_INFERENCING_SUMMARY" "16 " "Info: Inferred 16 megafunctions from design logic" { { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux0 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux0"" {  } { { "pr.v" "Mux0" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux1 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux1"" {  } { { "pr.v" "Mux1" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux2 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux2"" {  } { { "pr.v" "Mux2" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux3 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux3"" {  } { { "pr.v" "Mux3" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux4 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux4"" {  } { { "pr.v" "Mux4" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux5 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux5"" {  } { { "pr.v" "Mux5" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux6 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux6"" {  } { { "pr.v" "Mux6" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux7 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux7"" {  } { { "pr.v" "Mux7" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux8 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux8"" {  } { { "pr.v" "Mux8" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux9 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux9"" {  } { { "pr.v" "Mux9" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux10 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux10"" {  } { { "pr.v" "Mux10" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux11 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux11"" {  } { { "pr.v" "Mux11" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 130 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux12 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux12"" {  } { { "pr.v" "Mux12" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 130 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux13 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux13"" {  } { { "pr.v" "Mux13" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 130 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux14 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux14"" {  } { { "pr.v" "Mux14" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 130 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0} { "Info" "ILPMS_LPM_MUX_INFERRED" "Mux15 lpm_mux " "Info: Inferred mux megafunction ("lpm_mux") from the following logic: "Mux15"" {  } { { "pr.v" "Mux15" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Inferred mux megafunction ("%2!s!") from the following logic: "%1!s!"" 0 0 "" 0}  } {  } 0 0 "Inferred %1!llu! megafunctions from design logic" 0 0 "" 0}
  41. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "c:/program files/altera/72/quartus/libraries/megafunctions/lpm_mux.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file c:/program files/altera/72/quartus/libraries/megafunctions/lpm_mux.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 lpm_mux " "Info: Found entity 1: lpm_mux" {  } { { "lpm_mux.tdf" "" { Text "c:/program files/altera/72/quartus/libraries/megafunctions/lpm_mux.tdf" 74 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  42. { "Info" "ISGN_ELABORATION_HEADER" "lpm_mux:Mux0 " "Info: Elaborated megafunction instantiation "lpm_mux:Mux0"" {  } { { "pr.v" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v" 35 -1 0 } }  } 0 0 "Elaborated megafunction instantiation "%1!s!"" 0 0 "" 0}
  43. { "Info" "ISGN_NUM_OF_DESIGN_UNITS_AND_ENTITIES" "db/mux_3nc.tdf 1 1 " "Info: Found 1 design units, including 1 entities, in source file db/mux_3nc.tdf" { { "Info" "ISGN_ENTITY_NAME" "1 mux_3nc " "Info: Found entity 1: mux_3nc" {  } { { "db/mux_3nc.tdf" "" { Text "F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/db/mux_3nc.tdf" 22 1 0 } }  } 0 0 "Found entity %1!d!: %2!s!" 0 0 "" 0}  } {  } 0 0 "Found %2!llu! design units, including %3!llu! entities, in source file %1!s!" 0 0 "" 0}
  44. { "Warning" "WQCU_FOUND_UNUSABLE_ASSIGNMENTS_FOR_ENTITY" "_8259A " "Warning: Ignored assignments for entity "_8259A" -- entity does not exist in design" { { "Warning" "WQCU_IGNORED_ENTITY_ASSIGNMENT" "set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region" " "Warning: Assignment of entity set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region" is ignored" {  } {  } 0 0 "Assignment of entity %1!s! is ignored" 0 0 "" 0} { "Warning" "WQCU_IGNORED_ENTITY_ASSIGNMENT" "set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region" " "Warning: Assignment of entity set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region" is ignored" {  } {  } 0 0 "Assignment of entity %1!s! is ignored" 0 0 "" 0}  } {  } 0 0 "Ignored assignments for entity "%1!s!" -- entity does not exist in design" 0 0 "" 0}
  45. { "Info" "IQEXE_ERROR_COUNT" "Functional Simulation Netlist Generation 0 s 18 s Quartus II " "Info: Quartus II Functional Simulation Netlist Generation was successful. 0 errors, 18 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "170 " "Info: Allocated 170 megabytes of memory during processing" {  } {  } 0 0 "Allocated %1!s! megabytes of memory during processing" 0 0 "" 0} { "Info" "IQEXE_END_BANNER_TIME" "Sat Apr 24 21:55:57 2010 " "Info: Processing ended: Sat Apr 24 21:55:57 2010" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:03 " "Info: Elapsed time: 00:00:03" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0}