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_8259A.tan.rpt
资源名称：_8259A.zip [点击查看]
上传用户：tzxuweilin
上传日期：2022-08-10
资源大小：747k
文件大小：120k
源码类别：
VHDL/FPGA/Verilog
开发平台：
VHDL
- Classic Timing Analyzer report for _8259A
- Sun Apr 25 10:20:59 2010
- Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
- ---------------------
- ; Table of Contents ;
- ---------------------
- 1. Legal Notice
- 2. Timing Analyzer Summary
- 3. Timing Analyzer Settings
- 4. Clock Settings Summary
- 5. tsu
- 6. tco
- 7. tpd
- 8. th
- 9. Timing Analyzer Messages
- ----------------
- ; Legal Notice ;
- ----------------
- Copyright (C) 1991-2007 Altera Corporation
- Your use of Altera Corporation's design tools, logic functions
- and other software and tools, and its AMPP partner logic
- functions, and any output files from any of the foregoing
- (including device programming or simulation files), and any
- associated documentation or information are expressly subject
- to the terms and conditions of the Altera Program License
- Subscription Agreement, Altera MegaCore Function License
- Agreement, or other applicable license agreement, including,
- without limitation, that your use is for the sole purpose of
- programming logic devices manufactured by Altera and sold by
- Altera or its authorized distributors. Please refer to the
- applicable agreement for further details.
- +-----------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Timing Analyzer Summary ;
- +------------------------------+-------+---------------+-------------+-------------------+-------------------+------------+------------+--------------+
- ; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
- +------------------------------+-------+---------------+-------------+-------------------+-------------------+------------+------------+--------------+
- ; Worst-case tsu ; N/A ; None ; 10.810 ns ; mask[7] ; hp_nmr[1] ; -- ; mask[6] ; 0 ;
- ; Worst-case tco ; N/A ; None ; 18.007 ns ; position.000_2995 ; code[0] ; request[1] ; -- ; 0 ;
- ; Worst-case tpd ; N/A ; None ; 15.111 ns ; isr[7] ; code[0] ; -- ; -- ; 0 ;
- ; Worst-case th ; N/A ; None ; 1.958 ns ; mask[0] ; position.000_2995 ; -- ; request[1] ; 0 ;
- ; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
- +------------------------------+-------+---------------+-------------+-------------------+-------------------+------------+------------+--------------+
- +---------------------------------------------------------------------------------------------------------------+
- ; Timing Analyzer Settings ;
- +----------------------------------------------------------------+--------------------+------+----+-------------+
- ; Option ; Setting ; From ; To ; Entity Name ;
- +----------------------------------------------------------------+--------------------+------+----+-------------+
- ; Device Name ; EP2C35F672C6 ; ; ; ;
- ; Timing Models ; Final ; ; ; ;
- ; Default hold multicycle ; Same as Multicycle ; ; ; ;
- ; Cut paths between unrelated clock domains ; On ; ; ; ;
- ; Cut off read during write signal paths ; On ; ; ; ;
- ; Cut off feedback from I/O pins ; On ; ; ; ;
- ; Report Combined Fast/Slow Timing ; Off ; ; ; ;
- ; Ignore Clock Settings ; Off ; ; ; ;
- ; Analyze latches as synchronous elements ; On ; ; ; ;
- ; Enable Recovery/Removal analysis ; Off ; ; ; ;
- ; Enable Clock Latency ; Off ; ; ; ;
- ; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
- ; Number of source nodes to report per destination node ; 10 ; ; ; ;
- ; Number of destination nodes to report ; 10 ; ; ; ;
- ; Number of paths to report ; 200 ; ; ; ;
- ; Report Minimum Timing Checks ; Off ; ; ; ;
- ; Use Fast Timing Models ; Off ; ; ; ;
- ; Report IO Paths Separately ; Off ; ; ; ;
- ; Perform Multicorner Analysis ; On ; ; ; ;
- ; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
- +----------------------------------------------------------------+--------------------+------+----+-------------+
- +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
- ; Clock Settings Summary ;
- +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
- ; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
- +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
- ; isr[5] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; isr[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; isr[3] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; isr[4] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; isr[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; isr[7] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; isr[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; isr[6] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[6] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[7] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[7] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[6] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[4] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[4] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[3] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[3] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; mask[5] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- ; request[5] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
- +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
- +--------------------------------------------------------------------------------------------------------------------------------------------------+
- ; tsu ;
- +-----------------------------------------+-----------------------------------------------------+------------+------------+-----------+------------+
- ; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
- +-----------------------------------------+-----------------------------------------------------+------------+------------+-----------+------------+
- ; N/A ; None ; 10.810 ns ; mask[7] ; hp_nmr[1] ; mask[6] ;
- ; N/A ; None ; 10.790 ns ; mask[0] ; hp_nmr[1] ; mask[6] ;
- ; N/A ; None ; 10.699 ns ; mask[7] ; hp_nmr[1] ; request[7] ;
- ; N/A ; None ; 10.679 ns ; mask[0] ; hp_nmr[1] ; request[7] ;
- ; N/A ; None ; 10.674 ns ; mask[6] ; hp_nmr[1] ; mask[6] ;
- ; N/A ; None ; 10.621 ns ; mask[7] ; hp_nmr[1] ; mask[5] ;
- ; N/A ; None ; 10.601 ns ; mask[0] ; hp_nmr[1] ; mask[5] ;
- ; N/A ; None ; 10.584 ns ; request[2] ; hp_nmr[1] ; mask[6] ;
- ; N/A ; None ; 10.574 ns ; mask[7] ; hp_nmr[1] ; mask[2] ;
- ; N/A ; None ; 10.569 ns ; mask[7] ; hp_nmr[1] ; request[6] ;
- ; N/A ; None ; 10.563 ns ; mask[6] ; hp_nmr[1] ; request[7] ;
- ; N/A ; None ; 10.554 ns ; mask[0] ; hp_nmr[1] ; mask[2] ;
- ; N/A ; None ; 10.549 ns ; mask[0] ; hp_nmr[1] ; request[6] ;
- ; N/A ; None ; 10.541 ns ; request[0] ; hp_nmr[1] ; mask[6] ;
- ; N/A ; None ; 10.534 ns ; mask[7] ; hp_nmr[1] ; mask[7] ;
- ; N/A ; None ; 10.523 ns ; mask[7] ; hp_nmr[1] ; request[5] ;
- ; N/A ; None ; 10.514 ns ; mask[0] ; hp_nmr[1] ; mask[7] ;
- ; N/A ; None ; 10.503 ns ; mask[0] ; hp_nmr[1] ; request[5] ;
- ; N/A ; None ; 10.485 ns ; mask[6] ; hp_nmr[1] ; mask[5] ;
- ; N/A ; None ; 10.473 ns ; request[2] ; hp_nmr[1] ; request[7] ;
- ; N/A ; None ; 10.438 ns ; mask[6] ; hp_nmr[1] ; mask[2] ;
- ; N/A ; None ; 10.433 ns ; mask[6] ; hp_nmr[1] ; request[6] ;
- ; N/A ; None ; 10.430 ns ; request[0] ; hp_nmr[1] ; request[7] ;
- ; N/A ; None ; 10.398 ns ; mask[6] ; hp_nmr[1] ; mask[7] ;
- ; N/A ; None ; 10.395 ns ; request[2] ; hp_nmr[1] ; mask[5] ;
- ; N/A ; None ; 10.387 ns ; mask[6] ; hp_nmr[1] ; request[5] ;
- ; N/A ; None ; 10.358 ns ; request[6] ; hp_nmr[1] ; mask[6] ;
- ; N/A ; None ; 10.352 ns ; request[0] ; hp_nmr[1] ; mask[5] ;
- ; N/A ; None ; 10.348 ns ; request[2] ; hp_nmr[1] ; mask[2] ;
- ; N/A ; None ; 10.343 ns ; request[2] ; hp_nmr[1] ; request[6] ;
- ; N/A ; None ; 10.323 ns ; mask[7] ; hp_nmr[1] ; mask[0] ;
- ; N/A ; None ; 10.308 ns ; request[2] ; hp_nmr[1] ; mask[7] ;
- ; N/A ; None ; 10.305 ns ; request[0] ; hp_nmr[1] ; mask[2] ;
- ; N/A ; None ; 10.303 ns ; mask[0] ; hp_nmr[1] ; mask[0] ;
- ; N/A ; None ; 10.300 ns ; request[0] ; hp_nmr[1] ; request[6] ;
- ; N/A ; None ; 10.297 ns ; request[2] ; hp_nmr[1] ; request[5] ;
- ; N/A ; None ; 10.265 ns ; request[0] ; hp_nmr[1] ; mask[7] ;
- ; N/A ; None ; 10.254 ns ; request[0] ; hp_nmr[1] ; request[5] ;
- ; N/A ; None ; 10.247 ns ; request[6] ; hp_nmr[1] ; request[7] ;
- ; N/A ; None ; 10.241 ns ; mask[7] ; hp_nmr[1] ; mask[4] ;
- ; N/A ; None ; 10.240 ns ; mask[7] ; hp_nmr[1] ; request[2] ;
- ; N/A ; None ; 10.221 ns ; mask[0] ; hp_nmr[1] ; mask[4] ;
- ; N/A ; None ; 10.220 ns ; mask[0] ; hp_nmr[1] ; request[2] ;
- ; N/A ; None ; 10.187 ns ; mask[6] ; hp_nmr[1] ; mask[0] ;
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- ; N/A ; None ; 10.169 ns ; request[6] ; hp_nmr[1] ; mask[5] ;
- ; N/A ; None ; 10.143 ns ; mask[7] ; hp_nmr[1] ; request[0] ;
- ; N/A ; None ; 10.123 ns ; mask[0] ; hp_nmr[1] ; request[0] ;
- ; N/A ; None ; 10.122 ns ; request[6] ; hp_nmr[1] ; mask[2] ;
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- ; N/A ; None ; 9.615 ns ; request[3] ; hp_nmr[1] ; request[7] ;
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- ; N/A ; None ; 9.601 ns ; mask[1] ; hp_nmr[1] ; mask[7] ;
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- ; N/A ; None ; 9.570 ns ; mask[2] ; hp_nmr[1] ; mask[0] ;
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- ; N/A ; None ; 9.431 ns ; request[0] ; hp_nmr[1] ; request[3] ;
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- ; N/A ; None ; 9.390 ns ; mask[1] ; hp_nmr[1] ; mask[0] ;
- ; N/A ; None ; 9.387 ns ; mask[3] ; hp_nmr[1] ; mask[6] ;
- ; N/A ; None ; 9.387 ns ; request[1] ; hp_nmr[1] ; mask[2] ;
- ; N/A ; None ; 9.382 ns ; request[1] ; hp_nmr[1] ; request[6] ;
- ; N/A ; None ; 9.381 ns ; mask[4] ; hp_nmr[1] ; request[7] ;
- ; N/A ; None ; 9.360 ns ; request[7] ; hp_nmr[1] ; mask[3] ;
- ; N/A ; None ; 9.356 ns ; mask[2] ; hp_nmr[1] ; request[4] ;
- ; N/A ; None ; 9.355 ns ; request[2] ; hp_nmr[1] ; request[1] ;
- ; N/A ; None ; 9.347 ns ; request[1] ; hp_nmr[1] ; mask[7] ;
- ; N/A ; None ; 9.336 ns ; request[1] ; hp_nmr[1] ; request[5] ;
- ; N/A ; None ; 9.312 ns ; request[0] ; hp_nmr[1] ; request[1] ;
- ; N/A ; None ; 9.308 ns ; mask[1] ; hp_nmr[1] ; mask[4] ;
- ; N/A ; None ; 9.307 ns ; mask[1] ; hp_nmr[1] ; request[2] ;
- ; N/A ; None ; 9.303 ns ; mask[4] ; hp_nmr[1] ; mask[5] ;
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- ; N/A ; None ; 0.533 ns ; mask[4] ; position.000_2995 ; mask[3] ;
- ; N/A ; None ; 0.532 ns ; request[6] ; position.000_2995 ; mask[1] ;
- ; N/A ; None ; 0.527 ns ; mask[3] ; hp_nmr[2] ; mask[1] ;
- ; N/A ; None ; 0.521 ns ; mask[5] ; position.000_2995 ; request[0] ;
- ; N/A ; None ; 0.509 ns ; mask[7] ; position.000_2995 ; request[3] ;
- ; N/A ; None ; 0.508 ns ; mask[1] ; position.010_2735 ; request[4] ;
- ; N/A ; None ; 0.502 ns ; mask[5] ; position.111_2085 ; request[1] ;
- ; N/A ; None ; 0.497 ns ; mask[7] ; position.000_2995 ; mask[1] ;
- ; N/A ; None ; 0.493 ns ; mask[1] ; position.110_2215 ; request[1] ;
- ; N/A ; None ; 0.491 ns ; request[1] ; position.010_2735 ; mask[3] ;
- ; N/A ; None ; 0.490 ns ; mask[4] ; hp_nmr[2] ; mask[3] ;
- ; N/A ; None ; 0.490 ns ; mask[6] ; position.000_2995 ; mask[3] ;
- ; N/A ; None ; 0.483 ns ; request[7] ; position.001_2865 ; request[3] ;
- ; N/A ; None ; 0.477 ns ; mask[1] ; position.001_2865 ; mask[3] ;
- ; N/A ; None ; 0.474 ns ; mask[1] ; position.010_2735 ; request[0] ;
- ; N/A ; None ; 0.473 ns ; mask[4] ; position.101_2345 ; request[2] ;
- ; N/A ; None ; 0.472 ns ; mask[3] ; position.101_2345 ; mask[3] ;
- ; N/A ; None ; 0.472 ns ; request[3] ; position.101_2345 ; request[3] ;
- ; N/A ; None ; 0.472 ns ; request[4] ; position.101_2345 ; request[4] ;
- ; N/A ; None ; 0.472 ns ; mask[4] ; position.101_2345 ; mask[4] ;
- ; N/A ; None ; 0.472 ns ; mask[1] ; position.101_2345 ; request[4] ;
- ; N/A ; None ; 0.472 ns ; request[6] ; position.001_2865 ; request[1] ;
- ; N/A ; None ; 0.471 ns ; request[7] ; position.001_2865 ; mask[1] ;
- ; N/A ; None ; 0.470 ns ; mask[4] ; position.110_2215 ; request[2] ;
- ; N/A ; None ; 0.469 ns ; mask[3] ; position.110_2215 ; mask[3] ;
- ; N/A ; None ; 0.469 ns ; request[3] ; position.110_2215 ; request[3] ;
- ; N/A ; None ; 0.469 ns ; request[4] ; position.110_2215 ; request[4] ;
- ; N/A ; None ; 0.469 ns ; mask[4] ; position.110_2215 ; mask[4] ;
- ; N/A ; None ; 0.467 ns ; mask[5] ; position.101_2345 ; mask[3] ;
- ; N/A ; None ; 0.460 ns ; request[3] ; position.101_2345 ; mask[1] ;
- ; N/A ; None ; 0.457 ns ; request[5] ; position.000_2995 ; request[4] ;
- ; N/A ; None ; 0.457 ns ; request[3] ; position.110_2215 ; mask[1] ;
- ; N/A ; None ; 0.455 ns ; request[1] ; position.101_2345 ; mask[3] ;
- ; N/A ; None ; 0.449 ns ; request[5] ; position.001_2865 ; request[3] ;
- ; N/A ; None ; 0.444 ns ; mask[5] ; hp_nmr[0] ; request[1] ;
- ; N/A ; None ; 0.438 ns ; request[4] ; position.101_2345 ; request[0] ;
- ; N/A ; None ; 0.438 ns ; mask[1] ; position.101_2345 ; request[0] ;
- ; N/A ; None ; 0.437 ns ; request[5] ; position.001_2865 ; mask[1] ;
- ; N/A ; None ; 0.437 ns ; mask[7] ; position.001_2865 ; request[1] ;
- ; N/A ; None ; 0.435 ns ; request[4] ; position.110_2215 ; request[0] ;
- ; N/A ; None ; 0.426 ns ; mask[0] ; position.010_2735 ; request[1] ;
- ; N/A ; None ; 0.424 ns ; mask[5] ; position.000_2995 ; request[2] ;
- ; N/A ; None ; 0.423 ns ; request[5] ; position.000_2995 ; request[0] ;
- ; N/A ; None ; 0.423 ns ; mask[5] ; position.000_2995 ; mask[4] ;
- ; N/A ; None ; 0.419 ns ; mask[4] ; position.000_2995 ; request[4] ;
- ; N/A ; None ; 0.406 ns ; request[3] ; position.000_2995 ; request[1] ;
- ; N/A ; None ; 0.404 ns ; request[5] ; position.111_2085 ; request[1] ;
- ; N/A ; None ; 0.401 ns ; request[4] ; position.000_2995 ; mask[3] ;
- ; N/A ; None ; 0.399 ns ; mask[6] ; hp_nmr[2] ; request[1] ;
- ; N/A ; None ; 0.395 ns ; mask[2] ; position.110_2215 ; request[1] ;
- ; N/A ; None ; 0.390 ns ; mask[4] ; position.101_2345 ; mask[0] ;
- ; N/A ; None ; 0.387 ns ; mask[4] ; position.110_2215 ; mask[0] ;
- ; N/A ; None ; 0.385 ns ; mask[4] ; position.000_2995 ; request[0] ;
- ; N/A ; None ; 0.383 ns ; mask[5] ; position.111_2085 ; request[3] ;
- ; N/A ; None ; 0.379 ns ; request[7] ; position.000_2995 ; mask[3] ;
- ; N/A ; None ; 0.377 ns ; request[1] ; position.010_2735 ; request[4] ;
- ; N/A ; None ; 0.377 ns ; mask[1] ; position.010_2735 ; request[2] ;
- ; N/A ; None ; 0.376 ns ; mask[4] ; hp_nmr[2] ; request[4] ;
- ; N/A ; None ; 0.376 ns ; mask[1] ; position.010_2735 ; mask[4] ;
- ; N/A ; None ; 0.376 ns ; mask[6] ; position.000_2995 ; request[4] ;
- ; N/A ; None ; 0.374 ns ; mask[1] ; position.110_2215 ; request[3] ;
- ; N/A ; None ; 0.371 ns ; mask[5] ; position.111_2085 ; mask[1] ;
- ; N/A ; None ; 0.369 ns ; request[5] ; position.101_2345 ; mask[3] ;
- ; N/A ; None ; 0.364 ns ; mask[2] ; hp_nmr[2] ; request[1] ;
- ; N/A ; None ; 0.363 ns ; request[3] ; hp_nmr[2] ; request[1] ;
- ; N/A ; None ; 0.363 ns ; mask[1] ; position.001_2865 ; request[4] ;
- ; N/A ; None ; 0.362 ns ; request[1] ; position.110_2215 ; request[1] ;
- ; N/A ; None ; 0.362 ns ; mask[1] ; position.110_2215 ; mask[1] ;
- ; N/A ; None ; 0.358 ns ; mask[3] ; position.101_2345 ; request[4] ;
- ; N/A ; None ; 0.358 ns ; request[4] ; hp_nmr[2] ; mask[3] ;
- ; N/A ; None ; 0.355 ns ; mask[3] ; position.110_2215 ; request[4] ;
- ; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ;
- +-----------------------------------------+-----------------------------------------------------+-----------+------------+-------------------+------------+
- +--------------------------+
- ; Timing Analyzer Messages ;
- +--------------------------+
- Info: *******************************************************************
- Info: Running Quartus II Classic Timing Analyzer
- Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
- Info: Processing started: Sun Apr 25 10:20:58 2010
- Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off _8259A -c _8259A --timing_analysis_only
- Warning: Timing Analysis is analyzing one or more combinational loops as latches
- Warning: Node "hp_isr[1]" is a latch
- Warning: Node "hp_nmr[1]" is a latch
- Warning: Node "hp_isr[0]" is a latch
- Warning: Node "hp_nmr[0]" is a latch
- Warning: Node "hp_nmr[2]" is a latch
- Warning: Node "hp_isr[2]" is a latch
- Warning: Node "position.000_2995" is a latch
- Warning: Node "position.001_2865" is a latch
- Warning: Node "position.010_2735" is a latch
- Warning: Node "position.011_2605" is a latch
- Warning: Node "position.100_2475" is a latch
- Warning: Node "position.101_2345" is a latch
- Warning: Node "position.110_2215" is a latch
- Warning: Node "position.111_2085" is a latch
- Warning: Found pins functioning as undefined clocks and/or memory enables
- Info: Assuming node "isr[5]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "isr[1]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "isr[3]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "isr[4]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "isr[2]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "isr[7]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "isr[0]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "isr[6]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[0]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[0]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[6]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[7]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[7]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[6]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[1]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[1]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[4]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[4]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[3]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[3]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[2]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[2]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "mask[5]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Info: Assuming node "request[5]" is a latch enable and/or memory write/read enable. Will not compute fmax for this pin.
- Warning: Found 9 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
- Info: Detected gated clock "nmr[1]" as buffer
- Info: Detected gated clock "hp_nmr[2]~2580" as buffer
- Info: Detected gated clock "nmr[0]" as buffer
- Info: Detected gated clock "hp_nmr[2]~2579" as buffer
- Info: Detected gated clock "position.111~184" as buffer
- Info: Detected gated clock "nmr[5]" as buffer
- Info: Detected gated clock "Equal0~25" as buffer
- Info: Detected gated clock "Equal0~28" as buffer
- Info: Detected gated clock "Equal0~30" as buffer
- Info: tsu for register "hp_nmr[1]" (data pin = "mask[7]", clock pin = "mask[6]") is 10.810 ns
- Info: + Longest pin to register delay is 15.109 ns
- Info: 1: + IC(0.000 ns) + CELL(0.852 ns) = 0.852 ns; Loc. = PIN_T2; Fanout = 6; CLK Node = 'mask[7]'
- Info: 2: + IC(5.520 ns) + CELL(0.275 ns) = 6.647 ns; Loc. = LCCOMB_X4_Y17_N16; Fanout = 7; COMB Node = 'position.110~95'
- Info: 3: + IC(0.777 ns) + CELL(0.275 ns) = 7.699 ns; Loc. = LCCOMB_X6_Y17_N4; Fanout = 1; COMB Node = 'hp_nmr[1]~2599'
- Info: 4: + IC(3.019 ns) + CELL(0.419 ns) = 11.137 ns; Loc. = LCCOMB_X25_Y35_N30; Fanout = 1; COMB Node = 'Mux9~228'
- Info: 5: + IC(0.253 ns) + CELL(0.420 ns) = 11.810 ns; Loc. = LCCOMB_X25_Y35_N8; Fanout = 1; COMB Node = 'Mux9~229'
- Info: 6: + IC(2.206 ns) + CELL(0.420 ns) = 14.436 ns; Loc. = LCCOMB_X7_Y27_N28; Fanout = 1; COMB Node = 'Mux9~232'
- Info: 7: + IC(0.254 ns) + CELL(0.419 ns) = 15.109 ns; Loc. = LCCOMB_X7_Y27_N10; Fanout = 1; REG Node = 'hp_nmr[1]'
- Info: Total cell delay = 3.080 ns ( 20.39 % )
- Info: Total interconnect delay = 12.029 ns ( 79.61 % )
- Info: + Micro setup delay of destination is 0.677 ns
- Info: - Shortest clock path from clock "mask[6]" to destination register is 4.976 ns
- Info: 1: + IC(0.000 ns) + CELL(0.852 ns) = 0.852 ns; Loc. = PIN_R6; Fanout = 4; CLK Node = 'mask[6]'
- Info: 2: + IC(1.009 ns) + CELL(0.150 ns) = 2.011 ns; Loc. = LCCOMB_X1_Y17_N14; Fanout = 19; COMB Node = 'hp_nmr[2]~2579'
- Info: 3: + IC(0.262 ns) + CELL(0.275 ns) = 2.548 ns; Loc. = LCCOMB_X1_Y17_N4; Fanout = 1; COMB Node = 'hp_nmr[0]~2581'
- Info: 4: + IC(0.820 ns) + CELL(0.000 ns) = 3.368 ns; Loc. = CLKCTRL_G2; Fanout = 11; COMB Node = 'hp_nmr[0]~2581clkctrl'
- Info: 5: + IC(1.333 ns) + CELL(0.275 ns) = 4.976 ns; Loc. = LCCOMB_X7_Y27_N10; Fanout = 1; REG Node = 'hp_nmr[1]'
- Info: Total cell delay = 1.552 ns ( 31.19 % )
- Info: Total interconnect delay = 3.424 ns ( 68.81 % )
- Info: tco from clock "request[1]" to destination pin "code[0]" through register "position.000_2995" is 18.007 ns
- Info: + Longest clock path from clock "request[1]" to source register is 6.133 ns
- Info: 1: + IC(0.000 ns) + CELL(0.842 ns) = 0.842 ns; Loc. = PIN_P3; Fanout = 8; CLK Node = 'request[1]'
- Info: 2: + IC(0.962 ns) + CELL(0.271 ns) = 2.075 ns; Loc. = LCCOMB_X2_Y17_N16; Fanout = 11; COMB Node = 'nmr[1]'
- Info: 3: + IC(0.686 ns) + CELL(0.150 ns) = 2.911 ns; Loc. = LCCOMB_X1_Y16_N0; Fanout = 8; COMB Node = 'position.111~184'
- Info: 4: + IC(0.446 ns) + CELL(0.420 ns) = 3.777 ns; Loc. = LCCOMB_X1_Y17_N4; Fanout = 1; COMB Node = 'hp_nmr[0]~2581'
- Info: 5: + IC(0.820 ns) + CELL(0.000 ns) = 4.597 ns; Loc. = CLKCTRL_G2; Fanout = 11; COMB Node = 'hp_nmr[0]~2581clkctrl'
- Info: 6: + IC(1.386 ns) + CELL(0.150 ns) = 6.133 ns; Loc. = LCCOMB_X5_Y17_N14; Fanout = 2; REG Node = 'position.000_2995'
- Info: Total cell delay = 1.833 ns ( 29.89 % )
- Info: Total interconnect delay = 4.300 ns ( 70.11 % )
- Info: + Micro clock to output delay of source is 0.000 ns
- Info: + Longest register to pin delay is 11.874 ns
- Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCCOMB_X5_Y17_N14; Fanout = 2; REG Node = 'position.000_2995'
- Info: 2: + IC(3.288 ns) + CELL(0.275 ns) = 3.563 ns; Loc. = LCCOMB_X28_Y35_N16; Fanout = 3; COMB Node = 'code~145'
- Info: 3: + IC(3.347 ns) + CELL(0.275 ns) = 7.185 ns; Loc. = LCCOMB_X7_Y17_N12; Fanout = 1; COMB Node = 'code~146'
- Info: 4: + IC(1.921 ns) + CELL(2.768 ns) = 11.874 ns; Loc. = PIN_E8; Fanout = 0; PIN Node = 'code[0]'
- Info: Total cell delay = 3.318 ns ( 27.94 % )
- Info: Total interconnect delay = 8.556 ns ( 72.06 % )
- Info: Longest tpd from source pin "isr[7]" to destination pin "code[0]" is 15.111 ns
- Info: 1: + IC(0.000 ns) + CELL(0.850 ns) = 0.850 ns; Loc. = PIN_B11; Fanout = 14; CLK Node = 'isr[7]'
- Info: 2: + IC(5.168 ns) + CELL(0.371 ns) = 6.389 ns; Loc. = LCCOMB_X28_Y35_N2; Fanout = 2; COMB Node = 'Equal0~26'
- Info: 3: + IC(0.261 ns) + CELL(0.150 ns) = 6.800 ns; Loc. = LCCOMB_X28_Y35_N16; Fanout = 3; COMB Node = 'code~145'
- Info: 4: + IC(3.347 ns) + CELL(0.275 ns) = 10.422 ns; Loc. = LCCOMB_X7_Y17_N12; Fanout = 1; COMB Node = 'code~146'
- Info: 5: + IC(1.921 ns) + CELL(2.768 ns) = 15.111 ns; Loc. = PIN_E8; Fanout = 0; PIN Node = 'code[0]'
- Info: Total cell delay = 4.414 ns ( 29.21 % )
- Info: Total interconnect delay = 10.697 ns ( 70.79 % )
- Info: th for register "position.000_2995" (data pin = "mask[0]", clock pin = "request[1]") is 1.958 ns
- Info: + Longest clock path from clock "request[1]" to destination register is 6.133 ns
- Info: 1: + IC(0.000 ns) + CELL(0.842 ns) = 0.842 ns; Loc. = PIN_P3; Fanout = 8; CLK Node = 'request[1]'
- Info: 2: + IC(0.962 ns) + CELL(0.271 ns) = 2.075 ns; Loc. = LCCOMB_X2_Y17_N16; Fanout = 11; COMB Node = 'nmr[1]'
- Info: 3: + IC(0.686 ns) + CELL(0.150 ns) = 2.911 ns; Loc. = LCCOMB_X1_Y16_N0; Fanout = 8; COMB Node = 'position.111~184'
- Info: 4: + IC(0.446 ns) + CELL(0.420 ns) = 3.777 ns; Loc. = LCCOMB_X1_Y17_N4; Fanout = 1; COMB Node = 'hp_nmr[0]~2581'
- Info: 5: + IC(0.820 ns) + CELL(0.000 ns) = 4.597 ns; Loc. = CLKCTRL_G2; Fanout = 11; COMB Node = 'hp_nmr[0]~2581clkctrl'
- Info: 6: + IC(1.386 ns) + CELL(0.150 ns) = 6.133 ns; Loc. = LCCOMB_X5_Y17_N14; Fanout = 2; REG Node = 'position.000_2995'
- Info: Total cell delay = 1.833 ns ( 29.89 % )
- Info: Total interconnect delay = 4.300 ns ( 70.11 % )
- Info: + Micro hold delay of destination is 0.000 ns
- Info: - Shortest pin to register delay is 4.175 ns
- Info: 1: + IC(0.000 ns) + CELL(0.852 ns) = 0.852 ns; Loc. = PIN_R7; Fanout = 11; CLK Node = 'mask[0]'
- Info: 2: + IC(1.219 ns) + CELL(0.149 ns) = 2.220 ns; Loc. = LCCOMB_X4_Y17_N20; Fanout = 15; COMB Node = 'nmr[0]'
- Info: 3: + IC(0.488 ns) + CELL(0.275 ns) = 2.983 ns; Loc. = LCCOMB_X5_Y17_N4; Fanout = 1; COMB Node = 'Mux0~147'
- Info: 4: + IC(0.253 ns) + CELL(0.271 ns) = 3.507 ns; Loc. = LCCOMB_X5_Y17_N26; Fanout = 1; COMB Node = 'Mux0~150'
- Info: 5: + IC(0.249 ns) + CELL(0.419 ns) = 4.175 ns; Loc. = LCCOMB_X5_Y17_N14; Fanout = 2; REG Node = 'position.000_2995'
- Info: Total cell delay = 1.966 ns ( 47.09 % )
- Info: Total interconnect delay = 2.209 ns ( 52.91 % )
- Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 17 warnings
- Info: Allocated 142 megabytes of memory during processing
- Info: Processing ended: Sun Apr 25 10:20:59 2010
- Info: Elapsed time: 00:00:01
