开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
_8259A.map.rpt
资源名称：_8259A.zip　[点击查看]
上传用户：tzxuweilin
上传日期：2022-08-10
资源大小：747k
文件大小：45k
源码类别：

VHDL/FPGA/Verilog

开发平台：

VHDL

_8259A.map.rpt：源码内容
  1. Analysis & Synthesis report for _8259A
  2. Sun Apr 25 10:20:03 2010
  3. Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version
  6. ---------------------
  7. ; Table of Contents ;
  8. ---------------------
  9.   1. Legal Notice
  10.   2. Analysis & Synthesis Summary
  11.   3. Analysis & Synthesis Settings
  12.   4. Analysis & Synthesis Source Files Read
  13.   5. Analysis & Synthesis Resource Usage Summary
  14.   6. Analysis & Synthesis Resource Utilization by Entity
  15.   7. User-Specified and Inferred Latches
  16.   8. General Register Statistics
  17.   9. Analysis & Synthesis Messages
  21. ----------------
  22. ; Legal Notice ;
  23. ----------------
  24. Copyright (C) 1991-2007 Altera Corporation
  25. Your use of Altera Corporation's design tools, logic functions 
  26. and other software and tools, and its AMPP partner logic 
  27. functions, and any output files from any of the foregoing 
  28. (including device programming or simulation files), and any 
  29. associated documentation or information are expressly subject 
  30. to the terms and conditions of the Altera Program License 
  31. Subscription Agreement, Altera MegaCore Function License 
  32. Agreement, or other applicable license agreement, including, 
  33. without limitation, that your use is for the sole purpose of 
  34. programming logic devices manufactured by Altera and sold by 
  35. Altera or its authorized distributors.  Please refer to the 
  36. applicable agreement for further details.
  40. +-------------------------------------------------------------------------------+
  41. ; Analysis & Synthesis Summary                                                  ;
  42. +------------------------------------+------------------------------------------+
  43. ; Analysis & Synthesis Status        ; Successful - Sun Apr 25 10:20:03 2010    ;
  44. ; Quartus II Version                 ; 7.2 Build 151 09/26/2007 SJ Full Version ;
  45. ; Revision Name                      ; _8259A                                   ;
  46. ; Top-level Entity Name              ; pr                                       ;
  47. ; Family                             ; Cyclone II                               ;
  48. ; Total logic elements               ; 223                                      ;
  49. ;     Total combinational functions  ; 223                                      ;
  50. ;     Dedicated logic registers      ; 0                                        ;
  51. ; Total registers                    ; 0                                        ;
  52. ; Total pins                         ; 56                                       ;
  53. ; Total virtual pins                 ; 0                                        ;
  54. ; Total memory bits                  ; 0                                        ;
  55. ; Embedded Multiplier 9-bit elements ; 0                                        ;
  56. ; Total PLLs                         ; 0                                        ;
  57. +------------------------------------+------------------------------------------+
  60. +--------------------------------------------------------------------------------------------------------------------------+
  61. ; Analysis & Synthesis Settings                                                                                            ;
  62. +--------------------------------------------------------------------------------+--------------------+--------------------+
  63. ; Option                                                                         ; Setting            ; Default Value      ;
  64. +--------------------------------------------------------------------------------+--------------------+--------------------+
  65. ; Device                                                                         ; EP2C35F672C6       ;                    ;
  66. ; Top-level entity name                                                          ; pr                 ; _8259A             ;
  67. ; Family name                                                                    ; Cyclone II         ; Stratix II         ;
  68. ; Use Generated Physical Constraints File                                        ; Off                ;                    ;
  69. ; Use smart compilation                                                          ; Off                ; Off                ;
  70. ; Maximum processors allowed for parallel compilation                            ; 1                  ; 1                  ;
  71. ; Restructure Multiplexers                                                       ; Auto               ; Auto               ;
  72. ; Create Debugging Nodes for IP Cores                                            ; Off                ; Off                ;
  73. ; Preserve fewer node names                                                      ; On                 ; On                 ;
  74. ; Disable OpenCore Plus hardware evaluation                                      ; Off                ; Off                ;
  75. ; Verilog Version                                                                ; Verilog_2001       ; Verilog_2001       ;
  76. ; VHDL Version                                                                   ; VHDL93             ; VHDL93             ;
  77. ; State Machine Processing                                                       ; Auto               ; Auto               ;
  78. ; Safe State Machine                                                             ; Off                ; Off                ;
  79. ; Extract Verilog State Machines                                                 ; On                 ; On                 ;
  80. ; Extract VHDL State Machines                                                    ; On                 ; On                 ;
  81. ; Ignore Verilog initial constructs                                              ; Off                ; Off                ;
  82. ; Add Pass-Through Logic to Inferred RAMs                                        ; On                 ; On                 ;
  83. ; Parallel Synthesis                                                             ; Off                ; Off                ;
  84. ; DSP Block Balancing                                                            ; Auto               ; Auto               ;
  85. ; NOT Gate Push-Back                                                             ; On                 ; On                 ;
  86. ; Power-Up Don't Care                                                            ; On                 ; On                 ;
  87. ; Remove Redundant Logic Cells                                                   ; Off                ; Off                ;
  88. ; Remove Duplicate Registers                                                     ; On                 ; On                 ;
  89. ; Ignore CARRY Buffers                                                           ; Off                ; Off                ;
  90. ; Ignore CASCADE Buffers                                                         ; Off                ; Off                ;
  91. ; Ignore GLOBAL Buffers                                                          ; Off                ; Off                ;
  92. ; Ignore ROW GLOBAL Buffers                                                      ; Off                ; Off                ;
  93. ; Ignore LCELL Buffers                                                           ; Off                ; Off                ;
  94. ; Ignore SOFT Buffers                                                            ; On                 ; On                 ;
  95. ; Limit AHDL Integers to 32 Bits                                                 ; Off                ; Off                ;
  96. ; Optimization Technique -- Cyclone II/Cyclone III                               ; Balanced           ; Balanced           ;
  97. ; Carry Chain Length -- Stratix/Stratix GX/Cyclone/MAX II/Cyclone II/Cyclone III ; 70                 ; 70                 ;
  98. ; Auto Carry Chains                                                              ; On                 ; On                 ;
  99. ; Auto Open-Drain Pins                                                           ; On                 ; On                 ;
  100. ; Perform WYSIWYG Primitive Resynthesis                                          ; Off                ; Off                ;
  101. ; Perform gate-level register retiming                                           ; Off                ; Off                ;
  102. ; Allow register retiming to trade off Tsu/Tco with Fmax                         ; On                 ; On                 ;
  103. ; Auto ROM Replacement                                                           ; On                 ; On                 ;
  104. ; Auto RAM Replacement                                                           ; On                 ; On                 ;
  105. ; Auto Shift Register Replacement                                                ; Auto               ; Auto               ;
  106. ; Auto Clock Enable Replacement                                                  ; On                 ; On                 ;
  107. ; Allow Synchronous Control Signals                                              ; On                 ; On                 ;
  108. ; Force Use of Synchronous Clear Signals                                         ; Off                ; Off                ;
  109. ; Auto RAM to Logic Cell Conversion                                              ; Off                ; Off                ;
  110. ; Auto Resource Sharing                                                          ; Off                ; Off                ;
  111. ; Allow Any RAM Size For Recognition                                             ; Off                ; Off                ;
  112. ; Allow Any ROM Size For Recognition                                             ; Off                ; Off                ;
  113. ; Allow Any Shift Register Size For Recognition                                  ; Off                ; Off                ;
  114. ; Ignore translate_off and synthesis_off directives                              ; Off                ; Off                ;
  115. ; Show Parameter Settings Tables in Synthesis Report                             ; On                 ; On                 ;
  116. ; Ignore Maximum Fan-Out Assignments                                             ; Off                ; Off                ;
  117. ; Retiming Meta-Stability Register Sequence Length                               ; 2                  ; 2                  ;
  118. ; PowerPlay Power Optimization                                                   ; Normal compilation ; Normal compilation ;
  119. ; HDL message level                                                              ; Level2             ; Level2             ;
  120. ; Suppress Register Optimization Related Messages                                ; Off                ; Off                ;
  121. ; Number of Removed Registers Reported in Synthesis Report                       ; 100                ; 100                ;
  122. ; Clock MUX Protection                                                           ; On                 ; On                 ;
  123. ; Block Design Naming                                                            ; Auto               ; Auto               ;
  124. +--------------------------------------------------------------------------------+--------------------+--------------------+
  127. +------------------------------------------------------------------------------------------------------------------------------------+
  128. ; Analysis & Synthesis Source Files Read                                                                                             ;
  129. +----------------------------------+-----------------+------------------------+------------------------------------------------------+
  130. ; File Name with User-Entered Path ; Used in Netlist ; File Type              ; File Name with Absolute Path                         ;
  131. +----------------------------------+-----------------+------------------------+------------------------------------------------------+
  132. ; pr.v                             ; yes             ; User Verilog HDL File  ; F:/[DOCUMENTS]/InterfaceAndCommunication/_8259A/pr.v ;
  133. +----------------------------------+-----------------+------------------------+------------------------------------------------------+
  136. +-----------------------------------------------------+
  137. ; Analysis & Synthesis Resource Usage Summary         ;
  138. +---------------------------------------------+-------+
  139. ; Resource                                    ; Usage ;
  140. +---------------------------------------------+-------+
  141. ; Estimated Total logic elements              ; 223   ;
  142. ;                                             ;       ;
  143. ; Total combinational functions               ; 223   ;
  144. ; Logic element usage by number of LUT inputs ;       ;
  145. ;     -- 4 input functions                    ; 162   ;
  146. ;     -- 3 input functions                    ; 42    ;
  147. ;     -- <=2 input functions                  ; 19    ;
  148. ;                                             ;       ;
  149. ; Logic elements by mode                      ;       ;
  150. ;     -- normal mode                          ; 223   ;
  151. ;     -- arithmetic mode                      ; 0     ;
  152. ;                                             ;       ;
  153. ; Total registers                             ; 0     ;
  154. ;     -- Dedicated logic registers            ; 0     ;
  155. ;     -- I/O registers                        ; 0     ;
  156. ;                                             ;       ;
  157. ; I/O pins                                    ; 56    ;
  158. ; Maximum fan-out node                        ; sp[1] ;
  159. ; Maximum fan-out                             ; 53    ;
  160. ; Total fan-out                               ; 832   ;
  161. ; Average fan-out                             ; 2.98  ;
  162. +---------------------------------------------+-------+
  165. +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
  166. ; Analysis & Synthesis Resource Utilization by Entity                                                                                                                         ;
  167. +----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+--------------+
  168. ; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name ; Library Name ;
  169. +----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+--------------+
  170. ; |pr                        ; 223 (223)         ; 0 (0)        ; 0           ; 0            ; 0       ; 0         ; 56   ; 0            ; |pr                 ; work         ;
  171. +----------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+---------------------+--------------+
  172. Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
  175. +----------------------------------------------------------------------------------------------------+
  176. ; User-Specified and Inferred Latches                                                                ;
  177. +-----------------------------------------------------+---------------------+------------------------+
  178. ; Latch Name                                          ; Latch Enable Signal ; Free of Timing Hazards ;
  179. +-----------------------------------------------------+---------------------+------------------------+
  180. ; position.000_2995                                   ; hp_nmr[0]~132       ; yes                    ;
  181. ; hp_nmr[2]                                           ; hp_nmr[0]~132       ; yes                    ;
  182. ; hp_isr[2]                                           ; hp_isr[1]~152       ; yes                    ;
  183. ; hp_nmr[1]                                           ; hp_nmr[0]~132       ; yes                    ;
  184. ; hp_isr[1]                                           ; hp_isr[1]~152       ; yes                    ;
  185. ; hp_nmr[0]                                           ; hp_nmr[0]~132       ; yes                    ;
  186. ; hp_isr[0]                                           ; hp_isr[1]~152       ; yes                    ;
  187. ; position.001_2865                                   ; hp_nmr[0]~132       ; yes                    ;
  188. ; position.010_2735                                   ; hp_nmr[0]~132       ; yes                    ;
  189. ; position.011_2605                                   ; hp_nmr[0]~132       ; yes                    ;
  190. ; position.100_2475                                   ; hp_nmr[0]~132       ; yes                    ;
  191. ; position.101_2345                                   ; hp_nmr[0]~132       ; yes                    ;
  192. ; position.110_2215                                   ; hp_nmr[0]~132       ; yes                    ;
  193. ; position.111_2085                                   ; hp_nmr[0]~132       ; yes                    ;
  194. ; Number of user-specified and inferred latches = 14  ;                     ;                        ;
  195. +-----------------------------------------------------+---------------------+------------------------+
  196. Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.
  199. +------------------------------------------------------+
  200. ; General Register Statistics                          ;
  201. +----------------------------------------------+-------+
  202. ; Statistic                                    ; Value ;
  203. +----------------------------------------------+-------+
  204. ; Total registers                              ; 0     ;
  205. ; Number of registers using Synchronous Clear  ; 0     ;
  206. ; Number of registers using Synchronous Load   ; 0     ;
  207. ; Number of registers using Asynchronous Clear ; 0     ;
  208. ; Number of registers using Asynchronous Load  ; 0     ;
  209. ; Number of registers using Clock Enable       ; 0     ;
  210. ; Number of registers using Preset             ; 0     ;
  211. +----------------------------------------------+-------+
  214. +-------------------------------+
  215. ; Analysis & Synthesis Messages ;
  216. +-------------------------------+
  217. Info: *******************************************************************
  218. Info: Running Quartus II Analysis & Synthesis
  219.     Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
  220.     Info: Processing started: Sun Apr 25 10:19:51 2010
  221. Info: Command: quartus_map --read_settings_files=on --write_settings_files=off _8259A -c _8259A
  222. Info: Found 1 design units, including 1 entities, in source file irr.v
  223.     Info: Found entity 1: irr
  224. Info: Found 1 design units, including 1 entities, in source file irr_a.bdf
  225.     Info: Found entity 1: irr_a
  226. Info: Found 1 design units, including 1 entities, in source file isr.v
  227.     Info: Found entity 1: isr
  228. Info: Found 1 design units, including 1 entities, in source file isr_a.bdf
  229.     Info: Found entity 1: isr_a
  230. Info: Found 1 design units, including 1 entities, in source file imr.v
  231.     Info: Found entity 1: imr
  232. Info: Found 1 design units, including 1 entities, in source file imr_a.bdf
  233.     Info: Found entity 1: imr_a
  234. Info: Found 1 design units, including 1 entities, in source file pr.v
  235.     Info: Found entity 1: pr
  236. Info: Found 1 design units, including 1 entities, in source file core.v
  237.     Info: Found entity 1: core
  238. Info: Elaborating entity "pr" for the top level hierarchy
  239. Warning (10235): Verilog HDL Always Construct warning at pr.v(33): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  240. Warning (10235): Verilog HDL Always Construct warning at pr.v(38): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  241. Warning (10235): Verilog HDL Always Construct warning at pr.v(39): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  242. Warning (10235): Verilog HDL Always Construct warning at pr.v(40): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  243. Warning (10235): Verilog HDL Always Construct warning at pr.v(41): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  244. Warning (10235): Verilog HDL Always Construct warning at pr.v(42): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  245. Warning (10235): Verilog HDL Always Construct warning at pr.v(43): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  246. Warning (10235): Verilog HDL Always Construct warning at pr.v(44): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  247. Warning (10235): Verilog HDL Always Construct warning at pr.v(45): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  248. Warning (10235): Verilog HDL Always Construct warning at pr.v(49): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  249. Warning (10235): Verilog HDL Always Construct warning at pr.v(50): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  250. Warning (10235): Verilog HDL Always Construct warning at pr.v(51): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  251. Warning (10235): Verilog HDL Always Construct warning at pr.v(52): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  252. Warning (10235): Verilog HDL Always Construct warning at pr.v(53): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  253. Warning (10235): Verilog HDL Always Construct warning at pr.v(54): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  254. Warning (10235): Verilog HDL Always Construct warning at pr.v(55): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  255. Warning (10235): Verilog HDL Always Construct warning at pr.v(56): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  256. Warning (10235): Verilog HDL Always Construct warning at pr.v(60): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  257. Warning (10235): Verilog HDL Always Construct warning at pr.v(61): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  258. Warning (10235): Verilog HDL Always Construct warning at pr.v(62): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  259. Warning (10235): Verilog HDL Always Construct warning at pr.v(63): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  260. Warning (10235): Verilog HDL Always Construct warning at pr.v(64): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  261. Warning (10235): Verilog HDL Always Construct warning at pr.v(65): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  262. Warning (10235): Verilog HDL Always Construct warning at pr.v(66): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  263. Warning (10235): Verilog HDL Always Construct warning at pr.v(67): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  264. Warning (10235): Verilog HDL Always Construct warning at pr.v(71): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  265. Warning (10235): Verilog HDL Always Construct warning at pr.v(72): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  266. Warning (10235): Verilog HDL Always Construct warning at pr.v(73): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  267. Warning (10235): Verilog HDL Always Construct warning at pr.v(74): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  268. Warning (10235): Verilog HDL Always Construct warning at pr.v(75): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  269. Warning (10235): Verilog HDL Always Construct warning at pr.v(76): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  270. Warning (10235): Verilog HDL Always Construct warning at pr.v(77): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  271. Warning (10235): Verilog HDL Always Construct warning at pr.v(78): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  272. Warning (10235): Verilog HDL Always Construct warning at pr.v(82): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  273. Warning (10235): Verilog HDL Always Construct warning at pr.v(83): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  274. Warning (10235): Verilog HDL Always Construct warning at pr.v(84): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  275. Warning (10235): Verilog HDL Always Construct warning at pr.v(85): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  276. Warning (10235): Verilog HDL Always Construct warning at pr.v(86): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  277. Warning (10235): Verilog HDL Always Construct warning at pr.v(87): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  278. Warning (10235): Verilog HDL Always Construct warning at pr.v(88): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  279. Warning (10235): Verilog HDL Always Construct warning at pr.v(89): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  280. Warning (10235): Verilog HDL Always Construct warning at pr.v(93): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  281. Warning (10235): Verilog HDL Always Construct warning at pr.v(94): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  282. Warning (10235): Verilog HDL Always Construct warning at pr.v(95): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  283. Warning (10235): Verilog HDL Always Construct warning at pr.v(96): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  284. Warning (10235): Verilog HDL Always Construct warning at pr.v(97): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  285. Warning (10235): Verilog HDL Always Construct warning at pr.v(98): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  286. Warning (10235): Verilog HDL Always Construct warning at pr.v(99): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  287. Warning (10235): Verilog HDL Always Construct warning at pr.v(100): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  288. Warning (10235): Verilog HDL Always Construct warning at pr.v(104): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  289. Warning (10235): Verilog HDL Always Construct warning at pr.v(105): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  290. Warning (10235): Verilog HDL Always Construct warning at pr.v(106): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  291. Warning (10235): Verilog HDL Always Construct warning at pr.v(107): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  292. Warning (10235): Verilog HDL Always Construct warning at pr.v(108): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  293. Warning (10235): Verilog HDL Always Construct warning at pr.v(109): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  294. Warning (10235): Verilog HDL Always Construct warning at pr.v(110): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  295. Warning (10235): Verilog HDL Always Construct warning at pr.v(111): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  296. Warning (10235): Verilog HDL Always Construct warning at pr.v(115): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  297. Warning (10235): Verilog HDL Always Construct warning at pr.v(116): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  298. Warning (10235): Verilog HDL Always Construct warning at pr.v(117): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  299. Warning (10235): Verilog HDL Always Construct warning at pr.v(118): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  300. Warning (10235): Verilog HDL Always Construct warning at pr.v(119): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  301. Warning (10235): Verilog HDL Always Construct warning at pr.v(120): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  302. Warning (10235): Verilog HDL Always Construct warning at pr.v(121): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  303. Warning (10235): Verilog HDL Always Construct warning at pr.v(122): variable "nmr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  304. Warning (10235): Verilog HDL Always Construct warning at pr.v(128): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  305. Warning (10235): Verilog HDL Always Construct warning at pr.v(133): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  306. Warning (10235): Verilog HDL Always Construct warning at pr.v(134): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  307. Warning (10235): Verilog HDL Always Construct warning at pr.v(135): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  308. Warning (10235): Verilog HDL Always Construct warning at pr.v(136): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  309. Warning (10235): Verilog HDL Always Construct warning at pr.v(137): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  310. Warning (10235): Verilog HDL Always Construct warning at pr.v(138): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  311. Warning (10235): Verilog HDL Always Construct warning at pr.v(139): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  312. Warning (10235): Verilog HDL Always Construct warning at pr.v(140): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  313. Warning (10235): Verilog HDL Always Construct warning at pr.v(144): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  314. Warning (10235): Verilog HDL Always Construct warning at pr.v(145): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  315. Warning (10235): Verilog HDL Always Construct warning at pr.v(146): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  316. Warning (10235): Verilog HDL Always Construct warning at pr.v(147): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  317. Warning (10235): Verilog HDL Always Construct warning at pr.v(148): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  318. Warning (10235): Verilog HDL Always Construct warning at pr.v(149): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  319. Warning (10235): Verilog HDL Always Construct warning at pr.v(150): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  320. Warning (10235): Verilog HDL Always Construct warning at pr.v(151): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  321. Warning (10235): Verilog HDL Always Construct warning at pr.v(155): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  322. Warning (10235): Verilog HDL Always Construct warning at pr.v(156): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  323. Warning (10235): Verilog HDL Always Construct warning at pr.v(157): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  324. Warning (10235): Verilog HDL Always Construct warning at pr.v(158): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  325. Warning (10235): Verilog HDL Always Construct warning at pr.v(159): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  326. Warning (10235): Verilog HDL Always Construct warning at pr.v(160): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  327. Warning (10235): Verilog HDL Always Construct warning at pr.v(161): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  328. Warning (10235): Verilog HDL Always Construct warning at pr.v(162): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  329. Warning (10235): Verilog HDL Always Construct warning at pr.v(166): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  330. Warning (10235): Verilog HDL Always Construct warning at pr.v(167): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  331. Warning (10235): Verilog HDL Always Construct warning at pr.v(168): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  332. Warning (10235): Verilog HDL Always Construct warning at pr.v(169): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  333. Warning (10235): Verilog HDL Always Construct warning at pr.v(170): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  334. Warning (10235): Verilog HDL Always Construct warning at pr.v(171): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  335. Warning (10235): Verilog HDL Always Construct warning at pr.v(172): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  336. Warning (10235): Verilog HDL Always Construct warning at pr.v(173): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  337. Warning (10235): Verilog HDL Always Construct warning at pr.v(177): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  338. Warning (10235): Verilog HDL Always Construct warning at pr.v(178): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  339. Warning (10235): Verilog HDL Always Construct warning at pr.v(179): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  340. Warning (10235): Verilog HDL Always Construct warning at pr.v(180): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  341. Warning (10235): Verilog HDL Always Construct warning at pr.v(181): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  342. Warning (10235): Verilog HDL Always Construct warning at pr.v(182): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  343. Warning (10235): Verilog HDL Always Construct warning at pr.v(183): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  344. Warning (10235): Verilog HDL Always Construct warning at pr.v(184): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  345. Warning (10235): Verilog HDL Always Construct warning at pr.v(188): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  346. Warning (10235): Verilog HDL Always Construct warning at pr.v(189): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  347. Warning (10235): Verilog HDL Always Construct warning at pr.v(190): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  348. Warning (10235): Verilog HDL Always Construct warning at pr.v(191): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  349. Warning (10235): Verilog HDL Always Construct warning at pr.v(192): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  350. Warning (10235): Verilog HDL Always Construct warning at pr.v(193): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  351. Warning (10235): Verilog HDL Always Construct warning at pr.v(194): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  352. Warning (10235): Verilog HDL Always Construct warning at pr.v(195): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  353. Warning (10235): Verilog HDL Always Construct warning at pr.v(199): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  354. Warning (10235): Verilog HDL Always Construct warning at pr.v(200): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  355. Warning (10235): Verilog HDL Always Construct warning at pr.v(201): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  356. Warning (10235): Verilog HDL Always Construct warning at pr.v(202): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  357. Warning (10235): Verilog HDL Always Construct warning at pr.v(203): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  358. Warning (10235): Verilog HDL Always Construct warning at pr.v(204): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  359. Warning (10235): Verilog HDL Always Construct warning at pr.v(205): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  360. Warning (10235): Verilog HDL Always Construct warning at pr.v(206): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  361. Warning (10235): Verilog HDL Always Construct warning at pr.v(210): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  362. Warning (10235): Verilog HDL Always Construct warning at pr.v(211): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  363. Warning (10235): Verilog HDL Always Construct warning at pr.v(212): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  364. Warning (10235): Verilog HDL Always Construct warning at pr.v(213): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  365. Warning (10235): Verilog HDL Always Construct warning at pr.v(214): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  366. Warning (10235): Verilog HDL Always Construct warning at pr.v(215): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  367. Warning (10235): Verilog HDL Always Construct warning at pr.v(216): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  368. Warning (10235): Verilog HDL Always Construct warning at pr.v(217): variable "isr" is read inside the Always Construct but isn't in the Always Construct's Event Control
  369. Warning (10240): Verilog HDL Always Construct warning at pr.v(31): inferring latch(es) for variable "position", which holds its previous value in one or more paths through the always construct
  370. Warning (10240): Verilog HDL Always Construct warning at pr.v(31): inferring latch(es) for variable "hp_nmr", which holds its previous value in one or more paths through the always construct
  371. Warning (10240): Verilog HDL Always Construct warning at pr.v(31): inferring latch(es) for variable "hp_isr", which holds its previous value in one or more paths through the always construct
  372. Info (10041): Inferred latch for "hp_isr[0]" at pr.v(31)
  373. Info (10041): Inferred latch for "hp_isr[1]" at pr.v(31)
  374. Info (10041): Inferred latch for "hp_isr[2]" at pr.v(31)
  375. Info (10041): Inferred latch for "hp_nmr[0]" at pr.v(31)
  376. Info (10041): Inferred latch for "hp_nmr[1]" at pr.v(31)
  377. Info (10041): Inferred latch for "hp_nmr[2]" at pr.v(31)
  378. Info (10041): Inferred latch for "position.111" at pr.v(31)
  379. Info (10041): Inferred latch for "position.110" at pr.v(31)
  380. Info (10041): Inferred latch for "position.101" at pr.v(31)
  381. Info (10041): Inferred latch for "position.100" at pr.v(31)
  382. Info (10041): Inferred latch for "position.011" at pr.v(31)
  383. Info (10041): Inferred latch for "position.010" at pr.v(31)
  384. Info (10041): Inferred latch for "position.001" at pr.v(31)
  385. Info (10041): Inferred latch for "position.000" at pr.v(31)
  386. Warning: Latch position.000_2995 has unsafe behavior
  387.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[0]
  388. Warning: Latch hp_nmr[2] has unsafe behavior
  389.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[0]
  390. Warning: Latch hp_isr[2] has unsafe behavior
  391.     Warning: Ports D and ENA on the latch are fed by the same signal isr[0]
  392. Warning: Latch hp_nmr[1] has unsafe behavior
  393.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[6]
  394. Warning: Latch hp_isr[1] has unsafe behavior
  395.     Warning: Ports D and ENA on the latch are fed by the same signal isr[6]
  396. Warning: Latch hp_nmr[0] has unsafe behavior
  397.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[5]
  398. Warning: Latch hp_isr[0] has unsafe behavior
  399.     Warning: Ports D and ENA on the latch are fed by the same signal isr[5]
  400. Warning: Latch position.001_2865 has unsafe behavior
  401.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[1]
  402. Warning: Latch position.010_2735 has unsafe behavior
  403.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[2]
  404. Warning: Latch position.011_2605 has unsafe behavior
  405.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[3]
  406. Warning: Latch position.100_2475 has unsafe behavior
  407.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[4]
  408. Warning: Latch position.101_2345 has unsafe behavior
  409.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[4]
  410. Warning: Latch position.110_2215 has unsafe behavior
  411.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[6]
  412. Warning: Latch position.111_2085 has unsafe behavior
  413.     Warning: Ports D and ENA on the latch are fed by the same signal nmr[7]
  414. Warning: Ignored assignments for entity "_8259A" -- entity does not exist in design
  415.     Warning: Assignment of entity set_global_assignment -name LL_ROOT_REGION ON -entity _8259A -section_id "Root Region" is ignored
  416.     Warning: Assignment of entity set_global_assignment -name LL_MEMBER_STATE LOCKED -entity _8259A -section_id "Root Region" is ignored
  417. Info: Implemented 279 device resources after synthesis - the final resource count might be different
  418.     Info: Implemented 36 input pins
  419.     Info: Implemented 20 output pins
  420.     Info: Implemented 223 logic cells
  421. Info: Quartus II Analysis & Synthesis was successful. 0 errors, 164 warnings
  422.     Info: Allocated 167 megabytes of memory during processing
  423.     Info: Processing ended: Sun Apr 25 10:20:03 2010
  424.     Info: Elapsed time: 00:00:12