开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VHDL/FPGA/Verilog > 查看源码
tb_mc8051_tmrctr_sim.vhd
资源名称：8051的内核(vhdl).zip　[点击查看]
上传用户：sztwq510
上传日期：2007-04-20
资源大小：209k
文件大小：28k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Matlab

tb_mc8051_tmrctr_sim.vhd：源码内容
  1. -------------------------------------------------------------------------------
  2. --                                                                           --
  3. --          X       X   XXXXXX    XXXXXX    XXXXXX    XXXXXX      X          --
  4. --          XX     XX  X      X  X      X  X      X  X           XX          --
  5. --          X X   X X  X         X      X  X      X  X          X X          --
  6. --          X  X X  X  X         X      X  X      X  X         X  X          --
  7. --          X   X   X  X          XXXXXX   X      X   XXXXXX      X          --
  8. --          X       X  X         X      X  X      X         X     X          --
  9. --          X       X  X         X      X  X      X         X     X          --
  10. --          X       X  X      X  X      X  X      X         X     X          --
  11. --          X       X   XXXXXX    XXXXXX    XXXXXX    XXXXXX      X          --
  12. --                                                                           --
  13. --                                                                           --
  14. --                       O R E G A N O   S Y S T E M S                       --
  15. --                                                                           --
  16. --                            Design & Consulting                            --
  17. --                                                                           --
  18. -------------------------------------------------------------------------------
  19. --                                                                           --
  20. --         Web:           http://www.oregano.at/                             --
  21. --                                                                           --
  22. --         Contact:       mc8051@oregano.at                                  --
  23. --                                                                           --
  24. -------------------------------------------------------------------------------
  25. --                                                                           --
  26. --  MC8051 - VHDL 8051 Microcontroller IP Core                               --
  27. --  Copyright (C) 2001 OREGANO SYSTEMS                                       --
  28. --                                                                           --
  29. --  This library is free software; you can redistribute it and/or            --
  30. --  modify it under the terms of the GNU Lesser General Public               --
  31. --  License as published by the Free Software Foundation; either             --
  32. --  version 2.1 of the License, or (at your option) any later version.       --
  33. --                                                                           --
  34. --  This library is distributed in the hope that it will be useful,          --
  35. --  but WITHOUT ANY WARRANTY; without even the implied warranty of           --
  36. --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU        --
  37. --  Lesser General Public License for more details.                          --
  38. --                                                                           --
  39. --  Full details of the license can be found in the file LGPL.TXT.           --
  40. --                                                                           --
  41. --  You should have received a copy of the GNU Lesser General Public         --
  42. --  License along with this library; if not, write to the Free Software      --
  43. --  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA  --
  44. --                                                                           --
  45. -------------------------------------------------------------------------------
  46. --
  47. --
  48. --         Author:                 Roland H鰈ler
  49. --
  50. --         Filename:               tb_mc8051_tmrctr_sim.vhd
  51. --
  52. --         Date of Creation:       Mon Aug  9 12:14:48 1999
  53. --
  54. --         Version:                $Revision: 1.3 $
  55. --
  56. --         Date of Latest Version: $Date: 2002/01/07 12:16:57 $
  57. --
  58. --
  59. --         Description: Module level testbench for the timer/counter unit.
  60. --
  61. --
  62. --
  63. --
  64. -------------------------------------------------------------------------------
  65. architecture sim of tb_mc8051_tmrctr is
  67.   type mode is (MODE0_timer,
  68.                 MODE0_timer_interrupt,
  69.                 MODE0_counter,
  70.                 MODE0_counter_interrupt,
  71.                 MODE1_timer,
  72.                 MODE1_timer_interrupt,
  73.                 MODE1_counter,
  74.                 MODE1_counter_interrupt,
  75.                 MODE2_timer,
  76.                 MODE2_timer_interrupt,
  77.                 MODE2_counter,
  78.                 MODE2_counter_interrupt,
  79.                 MODE3_timer,
  80.                 MODE3_timer_interrupt,
  81.                 MODE3_counter,
  82.                 MODE3_counter_interrupt,
  83.                 SIMULATION_ERROR);
  84.   
  85.   signal s_tmod,
  86.            s_th0_out,
  87.            s_tl0_out,
  88.            s_th1_out,
  89.            s_tl1_out,
  90.            s_reload: std_logic_vector(7 downto 0);
  91.     
  92.     signal clk,
  93.            reset,
  94.            s_int0,
  95.            s_int1,
  96.            s_t0,
  97.            s_t1,
  98.            s_tcon_tr0,
  99.            s_tcon_tr1,
  100.            s_tf0,
  101.            s_tf1,
  102.            s_wt_en: std_logic;
  103.     
  104.     signal tmr_ctr0, tmr_ctr1: mode;
  106.     signal s_wt : std_logic_vector (1 downto 0);
  107.     
  108.     
  109. begin
  111.   i_mc8051_tmrctr : mc8051_tmrctr
  112.     port map (clk        => clk,   -- tmrctr inputs
  113.               reset      => reset,
  114.               int0_i     => s_int0,
  115.               int1_i     => s_int1,
  116.               t0_i       => s_t0,
  117.               t1_i       => s_t1,
  118.               tmod_i     => s_tmod,
  119.               tcon_tr0_i => s_tcon_tr0,
  120.               tcon_tr1_i => s_tcon_tr1,
  121.               reload_i   => s_reload,
  122.               wt_en_i    => s_wt_en,
  123.               wt_i       => s_wt,
  125.               th0_o => s_th0_out,   -- tmrctr outputs
  126.               tl0_o => s_tl0_out,
  127.               th1_o => s_th1_out,
  128.               tl1_o => s_tl1_out,
  129.               tf0_o => s_tf0,
  130.               tf1_o => s_tf1);
  133. p_run: process
  135. begin
  137. -------------------------------------------------------------------------------
  138. -- set start values and perform reset
  139. -------------------------------------------------------------------------------
  140.     s_tmod <= conv_std_logic_vector(0,8);
  141.     s_tcon_tr0 <= '0';    
  142.     s_tcon_tr1 <= '0';
  143.     s_wt <= conv_std_logic_vector(0,2);
  144.     s_wt_en <= '0';
  145.     s_reload <= conv_std_logic_vector(0,8);       -- reload value
  146.     reset <= '1';
  147.     wait for one_period + one_period/2 + 5 ns ;
  148.     reset <= '0';
  149.     
  150. -------------------------------------------------------------------------------
  151. -- Testing MODE 0
  152. -------------------------------------------------------------------------------
  154. -------------------------------------------------------------------------------
  155. -- set the two timer/counters in mode 0 as timers
  156. -------------------------------------------------------------------------------
  157.     -- Perform reloads of tmr/ctr registers
  158.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  159.     s_wt_en <= '1';
  160.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  161.     wait for one_period;
  162.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  163.     s_wt_en <= '1';
  164.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  165.     wait for one_period;
  166.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  167.     s_wt_en <= '1';
  168.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  169.     wait for one_period;
  170.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  171.     s_wt_en <= '1';
  172.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  173.     wait for one_period;
  174.     s_wt_en <= '0';
  175.     
  177.     s_tmod <= conv_std_logic_vector(0,8);       -- "00000000"
  178.     s_tcon_tr0 <= '1';    
  179.     s_tcon_tr1 <= '1';
  180.     wait for one_period * 80;
  181.     
  182. -------------------------------------------------------------------------------
  183. -- set the two timer/counters in mode 0 as counters
  184. -------------------------------------------------------------------------------
  185.     -- Perform reloads of tmr/ctr registers
  186.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  187.     s_wt_en <= '1';
  188.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  189.     wait for one_period;
  190.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  191.     s_wt_en <= '1';
  192.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  193.     wait for one_period;
  194.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  195.     s_wt_en <= '1';
  196.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  197.     wait for one_period;
  198.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  199.     s_wt_en <= '1';
  200.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  201.     wait for one_period;
  202.     s_wt_en <= '0';
  203.     
  204.     s_tmod <= conv_std_logic_vector(68,8);      -- "01000100"
  205.     s_tcon_tr0 <= '1';    
  206.     s_tcon_tr1 <= '1';
  207.     wait for one_period * 640;
  208.     s_tcon_tr0 <= '0';    
  209.     s_tcon_tr1 <= '0';
  210.     wait for one_period * 4;
  212. -------------------------------------------------------------------------------
  213. -- set the two timer/counters in mode 0 as counters using interrupt inputs
  214. -------------------------------------------------------------------------------
  215.     -- Perform reloads of tmr/ctr registers
  216.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  217.     s_wt_en <= '1';
  218.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  219.     wait for one_period;
  220.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  221.     s_wt_en <= '1';
  222.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  223.     wait for one_period;
  224.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  225.     s_wt_en <= '1';
  226.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  227.     wait for one_period;
  228.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  229.     s_wt_en <= '1';
  230.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  231.     wait for one_period;
  232.     s_wt_en <= '0';
  233.     
  234.     s_tmod <= conv_std_logic_vector(204,8);     -- "11001100"
  235.     s_tcon_tr0 <= '1';    
  236.     s_tcon_tr1 <= '1';
  237.     wait for one_period * 960;
  238.     s_tcon_tr0 <= '0';    
  239.     s_tcon_tr1 <= '0';
  240.     wait for one_period * 4;
  241.     
  242. -------------------------------------------------------------------------------
  243. -- set the two timer/counters in mode 0 as timers using interrupt inputs
  244. -------------------------------------------------------------------------------
  245.     -- Perform reloads of tmr/ctr registers
  246.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  247.     s_wt_en <= '1';
  248.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  249.     wait for one_period;
  250.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  251.     s_wt_en <= '1';
  252.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  253.     wait for one_period;
  254.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  255.     s_wt_en <= '1';
  256.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  257.     wait for one_period;
  258.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  259.     s_wt_en <= '1';
  260.     s_reload <= conv_std_logic_vector(31,8);    -- reload value
  261.     wait for one_period;
  262.     s_wt_en <= '0';
  263.     
  264.     s_tmod <= conv_std_logic_vector(136,8);     -- "10001000"
  265.     s_tcon_tr0 <= '1';    
  266.     s_tcon_tr1 <= '1';
  267.     wait for one_period * 640;
  268.     s_tcon_tr0 <= '0';    
  269.     s_tcon_tr1 <= '0';
  270.     wait for one_period * 4;
  271.     
  272. -------------------------------------------------------------------------------
  273. -- Testing MODE 1
  274. -------------------------------------------------------------------------------
  276. -------------------------------------------------------------------------------
  277. -- set the two timer/counters in mode 1 as timers
  278. -------------------------------------------------------------------------------
  279.     -- Perform reloads of tmr/ctr registers
  280.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  281.     s_wt_en <= '1';
  282.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  283.     wait for one_period;
  284.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  285.     s_wt_en <= '1';
  286.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  287.     wait for one_period;
  288.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  289.     s_wt_en <= '1';
  290.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  291.     wait for one_period;
  292.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  293.     s_wt_en <= '1';
  294.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  295.     wait for one_period;
  296.     s_wt_en <= '0';
  297.     
  298.     s_tmod <= conv_std_logic_vector(17,8);      -- "00010001"
  299.     s_tcon_tr0 <= '1';    
  300.     s_tcon_tr1 <= '1';
  301.     wait for one_period * 640;
  302.     s_tcon_tr0 <= '0';    
  303.     s_tcon_tr1 <= '0';
  304.     wait for one_period * 4;
  306. -------------------------------------------------------------------------------
  307. -- set the two timer/counters in mode 1 as counters
  308. -------------------------------------------------------------------------------
  309.     -- Perform reloads of tmr/ctr registers
  310.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  311.     s_wt_en <= '1';
  312.     s_reload <= conv_std_logic_vector(254,8);   -- reload value
  313.     wait for one_period;
  314.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  315.     s_wt_en <= '1';
  316.     s_reload <= conv_std_logic_vector(254,8);   -- reload value
  317.     wait for one_period;
  318.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  319.     s_wt_en <= '1';
  320.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  321.     wait for one_period;
  322.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  323.     s_wt_en <= '1';
  324.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  325.     wait for one_period;
  326.     s_wt_en <= '0';
  327.     
  328.     s_tmod <= conv_std_logic_vector(85,8);      -- "01010101"
  329.     s_tcon_tr0 <= '1';    
  330.     s_tcon_tr1 <= '1';
  331.     wait for one_period * 960;
  332.     s_tcon_tr0 <= '0';    
  333.     s_tcon_tr1 <= '0';
  334.     wait for one_period * 4;
  336. -------------------------------------------------------------------------------
  337. -- set the two timer/counters in mode 1 as counters using interrupt inputs
  338. -------------------------------------------------------------------------------
  339.     -- Perform reloads of tmr/ctr registers
  340.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  341.     s_wt_en <= '1';
  342.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  343.     wait for one_period;
  344.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  345.     s_wt_en <= '1';
  346.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  347.     wait for one_period;
  348.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  349.     s_wt_en <= '1';
  350.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  351.     wait for one_period;
  352.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  353.     s_wt_en <= '1';
  354.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  355.     wait for one_period;
  356.     s_wt_en <= '0';
  357.     
  358.     s_tmod <= conv_std_logic_vector(221,8);     -- "11011101"
  359.     s_tcon_tr0 <= '1';    
  360.     s_tcon_tr1 <= '1';
  361.     wait for one_period * 1280;
  362.     s_tcon_tr0 <= '0';    
  363.     s_tcon_tr1 <= '0';
  364.     wait for one_period * 4;
  365.     
  366. -------------------------------------------------------------------------------
  367. -- set the two timer/counters in mode 1 as timers using interrupt inputs
  368. -------------------------------------------------------------------------------
  369.     -- Perform reloads of tmr/ctr registers
  370.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  371.     s_wt_en <= '1';
  372.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  373.     wait for one_period;
  374.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  375.     s_wt_en <= '1';
  376.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  377.     wait for one_period;
  378.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  379.     s_wt_en <= '1';
  380.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  381.     wait for one_period;
  382.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  383.     s_wt_en <= '1';
  384.     s_reload <= conv_std_logic_vector(255,8);   -- reload value
  385.     wait for one_period;
  386.     s_wt_en <= '0';
  387.     
  388.     s_tmod <= conv_std_logic_vector(153,8);     -- "10011001"
  389.     s_tcon_tr0 <= '1';    
  390.     s_tcon_tr1 <= '1';
  391.     wait for one_period * 640;
  392.     s_tcon_tr0 <= '0';    
  393.     s_tcon_tr1 <= '0';
  394.     wait for one_period * 4;
  395.     
  396. -------------------------------------------------------------------------------
  397. -- Testing MODE 2
  398. -------------------------------------------------------------------------------
  400. -------------------------------------------------------------------------------
  401. -- set the two timer/counters in mode 2 as timers
  402. -------------------------------------------------------------------------------
  403.     -- Perform reloads of tmr/ctr registers
  404.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  405.     s_wt_en <= '1';
  406.     s_reload <= conv_std_logic_vector(250,8);   -- reload value
  407.     wait for one_period;
  408.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  409.     s_wt_en <= '1';
  410.     s_reload <= conv_std_logic_vector(250,8);   -- reload value
  411.     wait for one_period;
  412.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  413.     s_wt_en <= '1';
  414.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  415.     wait for one_period;
  416.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  417.     s_wt_en <= '1';
  418.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  419.     wait for one_period;
  420.     s_wt_en <= '0';
  421.     
  422.     s_tmod <= conv_std_logic_vector(34,8);      -- "00100010"
  423.     s_tcon_tr0 <= '1';    
  424.     s_tcon_tr1 <= '1';
  425.     wait for one_period * 640;
  426.     s_tcon_tr0 <= '0';    
  427.     s_tcon_tr1 <= '0';
  428.     wait for one_period * 4;
  430. -------------------------------------------------------------------------------
  431. -- set the two timer/counters in mode 2 as counters
  432. -------------------------------------------------------------------------------
  433.     -- Perform reloads of tmr/ctr registers
  434.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  435.     s_wt_en <= '1';
  436.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  437.     wait for one_period;
  438.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  439.     s_wt_en <= '1';
  440.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  441.     wait for one_period;
  442.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  443.     s_wt_en <= '1';
  444.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  445.     wait for one_period;
  446.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  447.     s_wt_en <= '1';
  448.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  449.     wait for one_period;
  450.     s_wt_en <= '0';
  451.     
  452.     s_tmod <= conv_std_logic_vector(102,8);     -- "01100110"
  453.     s_tcon_tr0 <= '1';    
  454.     s_tcon_tr1 <= '1';
  455.     wait for one_period * 1280;
  456.     s_tcon_tr0 <= '0';    
  457.     s_tcon_tr1 <= '0';
  458.     wait for one_period * 4;
  460. -------------------------------------------------------------------------------
  461. -- set the two timer/counters in mode 2 as counters using interrupt inputs
  462. -------------------------------------------------------------------------------
  463.     -- Perform reloads of tmr/ctr registers
  464.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  465.     s_wt_en <= '1';
  466.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  467.     wait for one_period;
  468.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  469.     s_wt_en <= '1';
  470.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  471.     wait for one_period;
  472.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  473.     s_wt_en <= '1';
  474.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  475.     wait for one_period;
  476.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  477.     s_wt_en <= '1';
  478.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  479.     wait for one_period;
  480.     s_wt_en <= '0';
  481.     
  482.     s_tmod <= conv_std_logic_vector(238,8);     -- "11101110"
  483.     s_tcon_tr0 <= '1';    
  484.     s_tcon_tr1 <= '1';
  485.     wait for one_period * 1280;
  486.     s_tcon_tr0 <= '0';    
  487.     s_tcon_tr1 <= '0';
  488.     wait for one_period * 4;
  489.     
  490. -------------------------------------------------------------------------------
  491. -- set the two timer/counters in mode 2 as timers using interrupt inputs
  492. -------------------------------------------------------------------------------
  493.     -- Perform reloads of tmr/ctr registers
  494.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  495.     s_wt_en <= '1';
  496.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  497.     wait for one_period;
  498.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  499.     s_wt_en <= '1';
  500.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  501.     wait for one_period;
  502.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  503.     s_wt_en <= '1';
  504.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  505.     wait for one_period;
  506.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  507.     s_wt_en <= '1';
  508.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  509.     wait for one_period;
  510.     s_wt_en <= '0';
  511.     
  512.     s_tmod <= conv_std_logic_vector(170,8);          -- "101010101"
  513.     s_tcon_tr0 <= '1';    
  514.     s_tcon_tr1 <= '1';
  515.     wait for one_period * 800;
  516.     s_tcon_tr0 <= '0';    
  517.     s_tcon_tr1 <= '0';
  518.     wait for one_period * 4;
  519.     
  520. -------------------------------------------------------------------------------
  521. -- Testing MODE 3
  522. -------------------------------------------------------------------------------
  524. -------------------------------------------------------------------------------
  525. -- set the two timer/counters in mode 3 as timers
  526. -------------------------------------------------------------------------------
  527.     -- Perform reloads of tmr/ctr registers
  528.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  529.     s_wt_en <= '1';
  530.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  531.     wait for one_period;
  532.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  533.     s_wt_en <= '1';
  534.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  535.     wait for one_period;
  536.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  537.     s_wt_en <= '1';
  538.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  539.     wait for one_period;
  540.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  541.     s_wt_en <= '1';
  542.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  543.     wait for one_period;
  544.     s_wt_en <= '0';
  545.     
  546.     s_tmod <= conv_std_logic_vector(51,8);           -- "00110011"
  547.     s_tcon_tr0 <= '1';    
  548.     s_tcon_tr1 <= '1';
  549.     wait for one_period * 960;
  550.     s_tcon_tr0 <= '0';    
  551.     s_tcon_tr1 <= '0';
  552.     wait for one_period * 4;
  554. -------------------------------------------------------------------------------
  555. -- set the two timer/counters in mode 3 as counters
  556. -------------------------------------------------------------------------------
  557.     -- Perform reloads of tmr/ctr registers
  558.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  559.     s_wt_en <= '1';
  560.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  561.     wait for one_period;
  562.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  563.     s_wt_en <= '1';
  564.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  565.     wait for one_period;
  566.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  567.     s_wt_en <= '1';
  568.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  569.     wait for one_period;
  570.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  571.     s_wt_en <= '1';
  572.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  573.     wait for one_period;
  574.     s_wt_en <= '0';
  575.     
  576.     s_tmod <= conv_std_logic_vector(119,8);           -- "01110111"
  577.     s_tcon_tr0 <= '1';    
  578.     s_tcon_tr1 <= '1';
  579.     wait for one_period * 960;
  580.     s_tcon_tr0 <= '0';    
  581.     s_tcon_tr1 <= '0';
  582.     wait for one_period * 4;
  584. -------------------------------------------------------------------------------
  585. -- set the two timer/counters in mode 3 as counters using interrupt inputs
  586. -------------------------------------------------------------------------------
  587.     -- Perform reloads of tmr/ctr registers
  588.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  589.     s_wt_en <= '1';
  590.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  591.     wait for one_period;
  592.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  593.     s_wt_en <= '1';
  594.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  595.     wait for one_period;
  596.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  597.     s_wt_en <= '1';
  598.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  599.     wait for one_period;
  600.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  601.     s_wt_en <= '1';
  602.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  603.     wait for one_period;
  604.     s_wt_en <= '0';
  605.     
  606.     s_tmod <= conv_std_logic_vector(255,8);          -- "11111111"
  607.     s_tcon_tr0 <= '1';    
  608.     s_tcon_tr1 <= '1';
  609.     wait for one_period * 960;
  610.     s_tcon_tr0 <= '0';    
  611.     s_tcon_tr1 <= '0';
  612.     wait for one_period * 4;
  613.     
  614. -------------------------------------------------------------------------------
  615. -- set the two timer/counters in mode 3 as timers using interrupt inputs
  616. -------------------------------------------------------------------------------
  617.     -- Perform reloads of tmr/ctr registers
  618.     s_wt <= conv_std_logic_vector(0,2);         -- TL0
  619.     s_wt_en <= '1';
  620.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  621.     wait for one_period;
  622.     s_wt <= conv_std_logic_vector(1,2);         -- TL1
  623.     s_wt_en <= '1';
  624.     s_reload <= conv_std_logic_vector(252,8);   -- reload value
  625.     wait for one_period;
  626.     s_wt <= conv_std_logic_vector(2,2);         -- TH0
  627.     s_wt_en <= '1';
  628.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  629.     wait for one_period;
  630.     s_wt <= conv_std_logic_vector(3,2);         -- TH1
  631.     s_wt_en <= '1';
  632.     s_reload <= conv_std_logic_vector(253,8);   -- reload value
  633.     wait for one_period;
  634.     s_wt_en <= '0';
  635.     
  636.     s_tmod <= conv_std_logic_vector(187,8);          -- "10111011"
  637.     s_tcon_tr0 <= '1';    
  638.     s_tcon_tr1 <= '1';
  639.     wait for one_period * 960;
  640.     s_tcon_tr0 <= '0';    
  641.     s_tcon_tr1 <= '0';
  642.     wait for one_period * 4;
  644.     wait for one_period * 10;
  645.     assert FALSE report "END OF SIMULATION" severity failure;
  646.     
  647. -------------------------------------------------------------------------------
  648. -- END of test after ~1000 * one_period
  649. -------------------------------------------------------------------------------
  651. end process p_run;
  654. -- system clock definition
  656. p_clock:   process
  657.     
  658.    variable  v_loop1 :   integer;
  659.    
  660.    begin
  661.    clk <= '0';
  662.    wait for one_period / 2;
  663.    while true loop
  664.       clk <= not clk;
  665.       wait for one_period / 2;
  666.    end loop;
  667.    
  668. end process p_clock;
  670. p_tx:   process                       -- stimulate external inputs
  671.     
  672.    variable  v_loop1 :   integer;
  673.    
  674.    begin
  675.    s_t0 <= '0';
  676.    s_t1 <= '0';
  677.    wait for one_period / 4;
  678.    while true loop
  679.       s_t0 <= not s_t0;
  680.       s_t1 <= not s_t1;
  681.       
  682.       wait for one_period * 32;
  683.    end loop;
  684.    
  685. end process p_tx;
  687. p_intx:   process                       -- stimulate external inputs
  688.     
  689.    variable  v_loop1 :   integer;
  690.    
  691.    begin
  692.    s_int0 <= '0';
  693.    s_int1 <= '0';
  694.    wait for one_period / 4;
  695.    while true loop
  696.       s_int0 <= not s_int0;
  697.       s_int1 <= not s_int1;      
  698.       wait for one_period * 64;
  699.    end loop;
  700.    
  701. end process p_intx;
  703. p_description: process(s_tmod)
  705. begin
  707. case s_tmod(3 downto 0) is
  708.     when "0000" => tmr_ctr0 <= MODE0_timer;
  709.     when "1000" => tmr_ctr0 <= MODE0_timer_interrupt;
  710.     when "0100" => tmr_ctr0 <= MODE0_counter;
  711.     when "1100" => tmr_ctr0 <= MODE0_counter_interrupt;
  712.     when "0001" => tmr_ctr0 <= MODE1_timer;
  713.     when "1001" => tmr_ctr0 <= MODE1_timer_interrupt;
  714.     when "0101" => tmr_ctr0 <= MODE1_counter;
  715.     when "1101" => tmr_ctr0 <= MODE1_counter_interrupt;
  716.     when "0010" => tmr_ctr0 <= MODE2_timer;
  717.     when "1010" => tmr_ctr0 <= MODE2_timer_interrupt;
  718.     when "0110" => tmr_ctr0 <= MODE2_counter;
  719.     when "1110" => tmr_ctr0 <= MODE2_counter_interrupt;
  720.     when "0011" => tmr_ctr0 <= MODE3_timer;
  721.     when "1011" => tmr_ctr0 <= MODE3_timer_interrupt;
  722.     when "0111" => tmr_ctr0 <= MODE3_counter;
  723.     when "1111" => tmr_ctr0 <= MODE3_counter_interrupt;
  724.     when others => tmr_ctr0 <= SIMULATION_ERROR;
  725. end case;
  727. case s_tmod(7 downto 4) is
  728.     when "0000" => tmr_ctr1 <= MODE0_timer;
  729.     when "1000" => tmr_ctr1 <= MODE0_timer_interrupt;
  730.     when "0100" => tmr_ctr1 <= MODE0_counter;
  731.     when "1100" => tmr_ctr1 <= MODE0_counter_interrupt;
  732.     when "0001" => tmr_ctr1 <= MODE1_timer;
  733.     when "1001" => tmr_ctr1 <= MODE1_timer_interrupt;
  734.     when "0101" => tmr_ctr1 <= MODE1_counter;
  735.     when "1101" => tmr_ctr1 <= MODE1_counter_interrupt;
  736.     when "0010" => tmr_ctr1 <= MODE2_timer;
  737.     when "1010" => tmr_ctr1 <= MODE2_timer_interrupt;
  738.     when "0110" => tmr_ctr1 <= MODE2_counter;
  739.     when "1110" => tmr_ctr1 <= MODE2_counter_interrupt;
  740.     when "0011" => tmr_ctr1 <= MODE3_timer;
  741.     when "1011" => tmr_ctr1 <= MODE3_timer_interrupt;
  742.     when "0111" => tmr_ctr1 <= MODE3_counter;
  743.     when "1111" => tmr_ctr1 <= MODE3_counter_interrupt;
  744.     when others => tmr_ctr1 <= SIMULATION_ERROR;
  745. end case;
  747. end process p_description;
  749. end sim;