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synth_core_dc.scr
资源名称：8051的内核(vhdl).zip　[点击查看]
上传用户：sztwq510
上传日期：2007-04-20
资源大小：209k
文件大小：2k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Matlab

synth_core_dc.scr：源码内容
  1. /* --------------------------------------------------------------------- */
  2. /* This is the synthesis script for the 8051 microcontroller-conrolunit  */
  3. /* --------------------------------------------------------------------- */
  5. sh date
  6. sh hostname
  8. main_module = mc8051_core
  10. file_list = {mc8051_p, 
  11.              control_fsm_, 
  12.              control_fsm_rtl, 
  13.              control_mem_, 
  14.              control_mem_rtl, 
  15.              mc8051_control_, 
  16.              mc8051_control_struc, 
  17.              alucore_, 
  18.              alucore_rtl, 
  19.              alumux_, 
  20.              alumux_rtl, 
  21.              addsub_cy_, 
  22.              addsub_cy_rtl, 
  23.              addsub_ovcy_, 
  24.              addsub_ovcy_rtl, 
  25.              addsub_core_, 
  26.              addsub_core_struc, 
  27.              comb_divider_, 
  28.              comb_divider_rtl, 
  29.              comb_mltplr_, 
  30.              comb_mltplr_rtl, 
  31.              dcml_adjust_, 
  32.              dcml_adjust_rtl, 
  33.              mc8051_alu_, 
  34.              mc8051_alu_struc, 
  35.              mc8051_siu_, 
  36.              mc8051_siu_rtl, 
  37.              mc8051_tmrctr_, 
  38.              mc8051_tmrctr_rtl, 
  39.              mc8051_core_, 
  40.              mc8051_core_struc}   
  43. db_area = "./db/"
  44. vhd_area = "../vhdl/"
  45. report_area = "./reports/"
  46. script_area = "./scr/"
  48. foreach (member, file_list) {
  49.    analyze -format vhdl vhd_area + member + ".vhd"
  50.    if (dc_shell_status == 0) {
  51.       echo "ANALYSIS ERROR OR FILE " member " NOT FOUND"
  52.       quit
  53.    }
  54. }
  56. elaborate main_module -update
  58. check_design
  60. write -f db -h -o db_area + main_module + "_pre.db"
  62. uniquify
  64. ungroup -all -flatten
  66. current_design = main_module
  68. create_clock -period 100 -waveform {0 50} -name clk clk
  69. set_clock_skew -ideal {clk}
  70. set_dont_touch_network {clk} 
  72. /* Compile the design and write database */
  74. check_design
  76. compile
  78. write -f db -h -o db_area + main_module + ".db"
  79. write -format vhdl -hierarchy -output db_area + main_module + ".vhd"
  81. check_design
  83. /* Generate reports */
  85. report_area > report_area + main_module + ".area"
  87. report_timing > report_area + main_module + ".time"
  89. report_cell > report_area + main_module + ".cell"
  91. sh date
  92. quit