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addsub_cy_rtl.vhd
资源名称：8051的内核(vhdl).zip　[点击查看]
上传用户：sztwq510
上传日期：2007-04-20
资源大小：209k
文件大小：5k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Matlab

addsub_cy_rtl.vhd：源码内容
  1. -------------------------------------------------------------------------------
  2. --                                                                           --
  3. --          X       X   XXXXXX    XXXXXX    XXXXXX    XXXXXX      X          --
  4. --          XX     XX  X      X  X      X  X      X  X           XX          --
  5. --          X X   X X  X         X      X  X      X  X          X X          --
  6. --          X  X X  X  X         X      X  X      X  X         X  X          --
  7. --          X   X   X  X          XXXXXX   X      X   XXXXXX      X          --
  8. --          X       X  X         X      X  X      X         X     X          --
  9. --          X       X  X         X      X  X      X         X     X          --
  10. --          X       X  X      X  X      X  X      X         X     X          --
  11. --          X       X   XXXXXX    XXXXXX    XXXXXX    XXXXXX      X          --
  12. --                                                                           --
  13. --                                                                           --
  14. --                       O R E G A N O   S Y S T E M S                       --
  15. --                                                                           --
  16. --                            Design & Consulting                            --
  17. --                                                                           --
  18. -------------------------------------------------------------------------------
  19. --                                                                           --
  20. --         Web:           http://www.oregano.at/                             --
  21. --                                                                           --
  22. --         Contact:       mc8051@oregano.at                                  --
  23. --                                                                           --
  24. -------------------------------------------------------------------------------
  25. --                                                                           --
  26. --  MC8051 - VHDL 8051 Microcontroller IP Core                               --
  27. --  Copyright (C) 2001 OREGANO SYSTEMS                                       --
  28. --                                                                           --
  29. --  This library is free software; you can redistribute it and/or            --
  30. --  modify it under the terms of the GNU Lesser General Public               --
  31. --  License as published by the Free Software Foundation; either             --
  32. --  version 2.1 of the License, or (at your option) any later version.       --
  33. --                                                                           --
  34. --  This library is distributed in the hope that it will be useful,          --
  35. --  but WITHOUT ANY WARRANTY; without even the implied warranty of           --
  36. --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU        --
  37. --  Lesser General Public License for more details.                          --
  38. --                                                                           --
  39. --  Full details of the license can be found in the file LGPL.TXT.           --
  40. --                                                                           --
  41. --  You should have received a copy of the GNU Lesser General Public         --
  42. --  License along with this library; if not, write to the Free Software      --
  43. --  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA  --
  44. --                                                                           --
  45. -------------------------------------------------------------------------------
  46. --
  47. --
  48. --         Author:                 Roland H鰈ler
  49. --
  50. --         Filename:               addsub_cy_rtl.vhd
  51. --
  52. --         Date of Creation:       Mon Aug  9 12:14:48 1999
  53. --
  54. --         Version:                $Revision: 1.4 $
  55. --
  56. --         Date of Latest Version: $Date: 2002/01/07 12:17:44 $
  57. --
  58. --
  59. --         Description: Adder/Subtractor with carry/borrow and arbitrary
  60. --                      data width.
  61. --
  62. --
  63. --
  64. --
  65. -------------------------------------------------------------------------------
  66. architecture rtl of addsub_cy is
  68. begin
  70.   -- purpose: Simple adder/subtractor with carry/borrow
  71.   -- type   : combinational
  72.   -- inputs : opa_i, opb_i, addsub_i
  73.   -- outputs: cy_o, rslt_o
  74.   p_addsub: process (opa_i, opb_i, addsub_i, cy_i)
  75.     variable v_a : unsigned(DWIDTH downto 0);
  76.     variable v_b : unsigned(DWIDTH downto 0);
  77.     variable v_result : std_logic_vector(DWIDTH+1 downto 0);
  78.   begin  -- process p_addsub
  79.     v_a(DWIDTH downto 1) := unsigned(opa_i);
  80.     v_b(DWIDTH downto 1) := unsigned(opb_i);
  81.     if addsub_i = '1' then
  82.       v_a(0) := '1';
  83.       v_b(0) := cy_i;
  84.       v_result := conv_unsigned(v_a,DWIDTH+2) + v_b;
  85.     else
  86.       v_a(0) := '0';
  87.       v_b(0) := cy_i;
  88.       v_result := conv_unsigned(v_a,DWIDTH+2) - v_b;
  89.     end if;
  90.     cy_o <= v_result(DWIDTH+1);
  91.     rslt_o <= v_result(DWIDTH downto 1);
  92.   end process p_addsub;
  94. end rtl;