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addsub_ovcy_rtl.vhd
资源名称：8051的内核(vhdl).zip　[点击查看]
上传用户：sztwq510
上传日期：2007-04-20
资源大小：209k
文件大小：7k
源码类别：

VHDL/FPGA/Verilog

开发平台：

Matlab

addsub_ovcy_rtl.vhd：源码内容
  1. -------------------------------------------------------------------------------
  2. --                                                                           --
  3. --          X       X   XXXXXX    XXXXXX    XXXXXX    XXXXXX      X          --
  4. --          XX     XX  X      X  X      X  X      X  X           XX          --
  5. --          X X   X X  X         X      X  X      X  X          X X          --
  6. --          X  X X  X  X         X      X  X      X  X         X  X          --
  7. --          X   X   X  X          XXXXXX   X      X   XXXXXX      X          --
  8. --          X       X  X         X      X  X      X         X     X          --
  9. --          X       X  X         X      X  X      X         X     X          --
  10. --          X       X  X      X  X      X  X      X         X     X          --
  11. --          X       X   XXXXXX    XXXXXX    XXXXXX    XXXXXX      X          --
  12. --                                                                           --
  13. --                                                                           --
  14. --                       O R E G A N O   S Y S T E M S                       --
  15. --                                                                           --
  16. --                            Design & Consulting                            --
  17. --                                                                           --
  18. -------------------------------------------------------------------------------
  19. --                                                                           --
  20. --         Web:           http://www.oregano.at/                             --
  21. --                                                                           --
  22. --         Contact:       mc8051@oregano.at                                  --
  23. --                                                                           --
  24. -------------------------------------------------------------------------------
  25. --                                                                           --
  26. --  MC8051 - VHDL 8051 Microcontroller IP Core                               --
  27. --  Copyright (C) 2001 OREGANO SYSTEMS                                       --
  28. --                                                                           --
  29. --  This library is free software; you can redistribute it and/or            --
  30. --  modify it under the terms of the GNU Lesser General Public               --
  31. --  License as published by the Free Software Foundation; either             --
  32. --  version 2.1 of the License, or (at your option) any later version.       --
  33. --                                                                           --
  34. --  This library is distributed in the hope that it will be useful,          --
  35. --  but WITHOUT ANY WARRANTY; without even the implied warranty of           --
  36. --  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU        --
  37. --  Lesser General Public License for more details.                          --
  38. --                                                                           --
  39. --  Full details of the license can be found in the file LGPL.TXT.           --
  40. --                                                                           --
  41. --  You should have received a copy of the GNU Lesser General Public         --
  42. --  License along with this library; if not, write to the Free Software      --
  43. --  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA  --
  44. --                                                                           --
  45. -------------------------------------------------------------------------------
  46. --
  47. --
  48. --         Author:                 Roland H鰈ler
  49. --
  50. --         Filename:               addsub_ovcy_rtl.vhd
  51. --
  52. --         Date of Creation:       Mon Aug  9 12:14:48 1999
  53. --
  54. --         Version:                $Revision: 1.4 $
  55. --
  56. --         Date of Latest Version: $Date: 2002/01/07 12:17:44 $
  57. --
  58. --
  59. --         Description: Adder/Subtractor with carry/borrow and arbitrary data
  60. --                      width and overflow flag.
  61. --
  62. --
  63. --
  64. --
  65. -------------------------------------------------------------------------------
  66. architecture rtl of addsub_ovcy is
  68. begin
  70.   gen_equal_one: if (DWIDTH = 1) generate
  71.     -- purpose: Simple adder/subtractor with carry/borrow and overflow
  72.     -- type   : combinational
  73.     -- inputs : opa_i, opb_i, addsub_i, cy_i
  74.     -- outputs: cy_o, rslt_o
  75.     p_addsub_ov: process (opa_i, opb_i, addsub_i, cy_i)
  76.       variable v_la : unsigned(1 downto 0);
  77.       variable v_lb : unsigned(1 downto 0);
  78.       variable v_lresult : std_logic_vector(2 downto 0);
  79.     begin  -- process p_addsub
  80.       v_la(1) := opa_i(DWIDTH-1);
  81.       v_lb(1) := opb_i(DWIDTH-1);
  82.       if addsub_i = '1' then
  83.         v_la(0) := '1';
  84.         v_lb(0) := cy_i;
  85.         v_lresult := conv_unsigned(v_la,3) + unsigned(v_lb);
  86.       else
  87.         v_la(0) := '0';
  88.         v_lb(0) := cy_i;
  89.         v_lresult := conv_unsigned(v_la,3) - unsigned(v_lb);
  90.       end if;
  91.       cy_o <= v_lresult(2);
  92.       ov_o <= (cy_i and not(v_lresult(2))) or
  93.        (v_lresult(2) and not(cy_i));
  94.       rslt_o(DWIDTH-1) <= v_lresult(1);
  95.     end process p_addsub_ov;
  96.   end generate gen_equal_one;
  98.   gen_greater_one: if (DWIDTH > 1) generate
  99.     -- purpose: Simple adder/subtractor with carry/borrow and overflow
  100.     -- type   : combinational
  101.     -- inputs : opa_i, opb_i, addsub_i, cy_i
  102.     -- outputs: cy_o, rslt_o
  103.     p_addsub_ov: process (opa_i, opb_i, addsub_i, cy_i)
  104.       variable v_a : unsigned(DWIDTH-1 downto 0);
  105.       variable v_b : unsigned(DWIDTH-1 downto 0);
  106.       variable v_result : std_logic_vector(DWIDTH downto 0);
  107.       variable v_la : unsigned(1 downto 0);
  108.       variable v_lb : unsigned(1 downto 0);
  109.       variable v_lresult : std_logic_vector(2 downto 0);
  110.     begin  -- process p_addsub
  111.       v_a(DWIDTH-1 downto 1) := unsigned(opa_i(DWIDTH-2 downto 0));
  112.       v_b(DWIDTH-1 downto 1) := unsigned(opb_i(DWIDTH-2 downto 0));
  113.       v_la(1) := opa_i(DWIDTH-1);
  114.       v_lb(1) := opb_i(DWIDTH-1);
  115.       if addsub_i = '1' then
  116.         v_a(0) := '1';
  117.         v_b(0) := cy_i;
  118.         v_result := conv_unsigned(v_a,DWIDTH+1) + unsigned(v_b);
  119.         v_la(0) := '1';
  120.         v_lb(0) := v_result(DWIDTH);
  121.         v_lresult := conv_unsigned(v_la,3) + unsigned(v_lb);
  122.       else
  123.         v_a(0) := '0';
  124.         v_b(0) := cy_i;
  125.         v_result := conv_unsigned(v_a,DWIDTH+1) - unsigned(v_b);
  126.         v_la(0) := '0';
  127.         v_lb(0) := v_result(DWIDTH);      
  128.         v_lresult := conv_unsigned(v_la,3) - unsigned(v_lb);
  129.       end if;
  130.       cy_o <= v_lresult(2);
  131.       ov_o <= (v_result(DWIDTH) and not(v_lresult(2))) or
  132.        (v_lresult(2) and not(v_result(DWIDTH)));
  133.       rslt_o(DWIDTH-2 downto 0) <= v_result(DWIDTH-1 downto 1);
  134.       rslt_o(DWIDTH-1) <= v_lresult(1);
  135.     end process p_addsub_ov;
  136.   end generate gen_greater_one;
  138. end rtl;