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mb86940.h
资源名称：vxwork_src.rar　[点击查看]
上传用户：nvosite88
上传日期：2007-01-17
资源大小：4983k
文件大小：11k
源码类别：

VxWorks

开发平台：

C/C++

mb86940.h：源码内容
  1. /* mb86940.h - Fujitsu SPARClite companion chip */
  3. /* Copyright 1984-1991 Wind River Systems, Inc. */
  4. /*
  5. modification history
  6. --------------------
  7. 01e,22sep92,rrr  added support for c++
  8. 01d,27aug92,ccc  added tyCo function prototypes.
  9. 01c,16jun92,jwt  passed through the ansification filter
  10.   -changed copyright notice
  11. 01b,25jan92,ccc  added Timer and Serial definitions.
  12. 01a,20jan92,jwt  created Interrupt Request Controller (IRC) definitions.
  13. */
  15. /*
  16. This file contains constants for the Fujitsu mb86940 companion chip.
  18. The constants SPARCLITE_CCS_OFFSET and SPARCLITE_CCS_BASE must defined when
  19. including this header file.
  20. */
  22. #ifndef __INCmb86940h
  23. #define __INCmb86940h
  25. #ifdef __cplusplus
  26. extern "C" {
  27. #endif
  29. #define SLCCS_ADDR(reg) (SPARCLITE_CCS_BASE + (reg * SPARCLITE_CCS_OFFSET))
  31. /* SPARClite Companion Chip (MB86940) Interrupt Request Controller (IRC) */
  32. #define IRC_TRIGGER0_ADDR       SLCCS_ADDR (0x00)      /* Trigger Mode 0 */
  33. #define IRC_TRIGGER1_ADDR       SLCCS_ADDR (0x01)      /* Trigger Mode 1 */
  34. #define IRC_REQ_SENSE_ADDR      SLCCS_ADDR (0x02)      /* Request Sense */
  35. #define IRC_REQ_CLEAR_ADDR      SLCCS_ADDR (0x03)      /* Request Clear */
  36. #define IRC_MASK_ADDR           SLCCS_ADDR (0x04)      /* Interrupt Masks */
  37. #define IRC_REQUEST_LEVEL_ADDR  SLCCS_ADDR (0x05)      /* IRL Latch / Clear */
  39. /* SPARClite Companion Chip (MB86940) Serial Data Transmitter and Receiver */
  40. #define SDTR0_DATA_ADDR         SLCCS_ADDR (0x08)
  41. #define SDTR0_CSR_ADDR          SLCCS_ADDR (0x09)
  42. #define SDTR1_DATA_ADDR         SLCCS_ADDR (0x0c)
  43. #define SDTR1_CSR_ADDR          SLCCS_ADDR (0x0d)
  45. /* SPARClite Companion Chip (MB86940) Timers */
  46. #define TIMER0_PRESCALE_ADDR SLCCS_ADDR (0x10)
  47. #define TIMER0_CONTROL_ADDR SLCCS_ADDR (0x11)
  48. #define TIMER0_RELOAD_ADDR SLCCS_ADDR (0x12)
  49. #define TIMER0_COUNT_ADDR SLCCS_ADDR (0x13)
  51. #define TIMER1_PRESCALE_ADDR SLCCS_ADDR (0x14)
  52. #define TIMER1_CONTROL_ADDR SLCCS_ADDR (0x15)
  53. #define TIMER1_RELOAD_ADDR SLCCS_ADDR (0x16)
  54. #define TIMER1_COUNT_ADDR SLCCS_ADDR (0x17)
  56. #define TIMER2_CONTROL_ADDR SLCCS_ADDR (0x19)
  57. #define TIMER2_RELOAD_ADDR SLCCS_ADDR (0x1a)
  58. #define TIMER2_COUNT_ADDR SLCCS_ADDR (0x1b)
  60. #define TIMER3_CONTROL_ADDR SLCCS_ADDR (0x1d)
  61. #define TIMER3_RELOAD_ADDR SLCCS_ADDR (0x1e)
  62. #define TIMER3_COUNT_ADDR SLCCS_ADDR (0x1f)
  64. /* Trigger Mode Register Masks */
  65. #define IRC_TRIGGER_HIGH 0 /* Active HIGH Trigger */
  66. #define IRC_TRIGGER_LOW 1 /* Active LOW Trigger */
  67. #define IRC_TRIGGER_RISING 2 /* Rising Edge Trigger */
  68. #define IRC_TRIGGER_FALLING 3 /* Falling Edge Trigger */
  70. #define IRC_TRIGGER_CH15_MASK 0xC000 /* Interrupt Level 15 */
  71. #define IRC_TRIGGER_CH14_MASK 0x3000 /* Interrupt Level 14 */
  72. #define IRC_TRIGGER_CH13_MASK 0x0C00 /* Interrupt Level 13 */
  73. #define IRC_TRIGGER_CH12_MASK 0x0300 /* Interrupt Level 12 */
  74. #define IRC_TRIGGER_CH11_MASK 0x00C0 /* Interrupt Level 11 */
  75. #define IRC_TRIGGER_CH10_MASK 0x0030 /* Interrupt Level 10 */
  76. #define IRC_TRIGGER_CH9_MASK 0x000C /* Interrupt Level 9 */
  77. #define IRC_TRIGGER_CH8_MASK 0x0003 /* Interrupt Level 8 */
  78. #define IRC_TRIGGER_CH7_MASK 0xC000 /* Interrupt Level 7 */
  79. #define IRC_TRIGGER_CH6_MASK 0x3000 /* Interrupt Level 6 */
  80. #define IRC_TRIGGER_CH5_MASK 0x0C00 /* Interrupt Level 5 */
  81. #define IRC_TRIGGER_CH4_MASK 0x0300 /* Interrupt Level 4 */
  82. #define IRC_TRIGGER_CH3_MASK 0x00C0 /* Interrupt Level 3 */
  83. #define IRC_TRIGGER_CH2_MASK 0x0030 /* Interrupt Level 2 */
  84. #define IRC_TRIGGER_CH1_MASK 0x000C /* Interrupt Level 1 */
  86. /* Request Sense / Clear Level Masks */
  87. #define IRC_REQUEST_LEVEL_15 0x8000 /* Interrupt Level 15 */
  88. #define IRC_REQUEST_LEVEL_14 0x4000 /* Interrupt Level 14 */
  89. #define IRC_REQUEST_LEVEL_13 0x2000 /* Interrupt Level 13 */
  90. #define IRC_REQUEST_LEVEL_12 0x1000 /* Interrupt Level 12 */
  91. #define IRC_REQUEST_LEVEL_11 0x0800 /* Interrupt Level 11 */
  92. #define IRC_REQUEST_LEVEL_10 0x0400 /* Interrupt Level 10 */
  93. #define IRC_REQUEST_LEVEL_9 0x0200 /* Interrupt Level 9 */
  94. #define IRC_REQUEST_LEVEL_8 0x0100 /* Interrupt Level 8 */
  95. #define IRC_REQUEST_LEVEL_7 0x0080 /* Interrupt Level 7 */
  96. #define IRC_REQUEST_LEVEL_6 0x0040 /* Interrupt Level 6 */
  97. #define IRC_REQUEST_LEVEL_5 0x0020 /* Interrupt Level 5 */
  98. #define IRC_REQUEST_LEVEL_4 0x0010 /* Interrupt Level 4 */
  99. #define IRC_REQUEST_LEVEL_3 0x0008 /* Interrupt Level 3 */
  100. #define IRC_REQUEST_LEVEL_2 0x0004 /* Interrupt Level 2 */
  101. #define IRC_REQUEST_LEVEL_1 0x0002 /* Interrupt Level 1 */
  102. #define IRC_REQUEST_LEVEL 0x0001 /* Interrupt Level Mask */
  104. /* IRL Latch / IRL Clear Register */
  105. #define IRC_LATCH_CLEAR_BIT 0x0010 /* Latch Clear Bit */
  106. #define IRC_LATCH_CLEAR_LEVEL 0x000F /* Interrupt Level Mask */
  108. /* Miscellaneous Interrupt Definitions */
  109. #define TIMER1_IACK_ADDR TIMER1_COUNT_ADDR
  110. #define TIMER2_IACK_ADDR TIMER2_COUNT_ADDR
  112. /* Timer bit definitions */
  113. #define TIMER_PRESCALE_INTERNAL 0x0000 /* Internal Clock is Used */
  114. #define TIMER_PRESCALE_EXTERNAL 0x8000 /* External Clock is Used */
  116. #define TIMER_PRESCALE_SELECT0 0x0000 /* First Output   */
  117. #define TIMER_PRESCALE_SELECT1 0x0100 /* Second Output  */
  118. #define TIMER_PRESCALE_SELECT2 0x0200 /* Third Output   */
  119. #define TIMER_PRESCALE_SELECT3 0x0300 /* Fourth Output  */
  120. #define TIMER_PRESCALE_SELECT4 0x0400 /* Fifth Output   */
  121. #define TIMER_PRESCALE_SELECT5 0x0500 /* Sixth Output   */
  122. #define TIMER_PRESCALE_SELECT6 0x0600 /* Seventh Output */
  123. #define TIMER_PRESCALE_SELECT7 0x0700 /* Eighth Output  */
  125. #define TIMER_CONT_OUT_LOW 0x0000 /* Out pin LOW    */
  126. #define TIMER_CONT_OUT_HIGH 0x8000 /* Out pin HIGH   */
  127. #define TIMER_CONT_IN 0x4000 /* In pin mask    */
  128. #define TIMER_CONT_COUNT_EN 0x0800 /* Enable Count   */
  129. #define TIMER_CONT_INTERNAL 0x0000 /* Internal Clock */
  130. #define TIMER_CONT_EXTERNAL 0x0200 /* External Clock */
  131. #define TIMER_CONT_PRESCALE 0x0400 /* Prescaler Output Clock */
  132. #define TIMER_CONT_INHIBIT 0x0600 /* Inhibit */
  134. #define TIMER_CONT_OUT_SAME 0x0000 /* Out pin remains same     */
  135. #define TIMER_CONT_OUT_SET 0x0080 /* Out pin set w/mode set   */
  136. #define TIMER_CONT_OUT_RESET 0x0100 /* Out pin reset w/mode set */
  137. #define TIMER_CONT_OUT_INHIBIT 0x0180 /* Inhibit Out pin          */
  138. #define TIMER_CONT_OUT_NORMAL 0x0000 /* Out noninverted     */
  139. #define TIMER_CONT_OUT_INVERT 0x0040 /* Out inverted     */
  141. #define TIMER_CONT_MODE0 0x0000 /* Mode0:Periodic int mode   */
  142. #define TIMER_CONT_MODE1 0x0008 /* Mode1:Time-out int mode   */
  143. #define TIMER_CONT_MODE2 0x0010 /* Mode2:Sqr wave gen mode   */
  144. #define TIMER_CONT_MODE3 0x0018 /* Mode3:CPU WD/One-shot     */
  145. #define TIMER_CONT_MODE4 0x0020 /* Mode4:Ext Dev WD/One-shot */
  147. #define TIMER_CONT_IN_LOW 0x0000 /* IN pin: Low Level    */
  148. #define TIMER_CONT_IN_HIGH 0x0001 /* IN pin: High Level */
  149. #define TIMER_CONT_IN_RISING 0x0002 /* IN pin: Rising Edge */
  150. #define TIMER_CONT_IN_FALLING 0x0003 /* IN pin: Falling Edge */
  151. #define TIMER_CONT_IN_BOTH 0x0004 /* IN pin: Both Edges */
  153. /* SERIAL DATA TRANSMITTER and RECEIVER bit definitions */
  155. /* Mode Register - Asynchronous mode */
  157. #define FCC_SDTR_1_BIT          0x40            /* 1 stop bit   */
  158. #define FCC_SDTR_1_5BITS        0x80            /* 1.5 stop bits   */
  159. #define FCC_SDTR_2_BITS         0xc0            /* 2 stop bits   */
  160. #define FCC_SDTR_ODD            0x00            /* Odd parity   */
  161. #define FCC_SDTR_EVEN           0x20            /* Even parity   */
  162. #define FCC_SDTR_NOPARITY       0x00            /* Disable Parity   */
  163. #define FCC_SDTR_PARITY         0x10            /* Enable Parity   */
  164. #define FCC_SDTR_5BITS          0x00            /* 5 data bits   */
  165. #define FCC_SDTR_6BITS          0x04            /* 6 data bits   */
  166. #define FCC_SDTR_7BITS          0x08            /* 7 data bits   */
  167. #define FCC_SDTR_8BITS          0x0c            /* 8 data bits   */
  168. #define FCC_SDTR_SYNC           0x00            /* Synchronous mode   */
  169. #define FCC_SDTR_1XCLK          0x01            /* Trans/Rec Clock x1   */
  170. #define FCC_SDTR_1_16XCLK       0x02            /* Trans/Rec Clock x1/16 */
  171. #define FCC_SDTR_1_64XCLK       0x03            /* Trans/Rec Clock x1/64 */
  173. /* Command Register */
  174. #define FCC_SDTR_EHM            0x80            /* Executes enter hunt mode */
  175. #define FCC_SDTR_RESET          0x40            /* Executes reset      */
  176. #define FCC_SDTR_RTS_HIGH       0x00            /* RTS output High level    */
  177. #define FCC_SDTR_RTS_LOW        0x20            /* RTS output Low level     */
  178. #define FCC_SDTR_EFR            0x10            /* Resets all error flags   */
  179. #define FCC_SDTR_BREAK          0x08            /* TRNDT pin outputs Low    */
  180. #define FCC_SDTR_REC_DISABLE    0x00            /* Receive disable      */
  181. #define FCC_SDTR_REC_ENABLE     0x04            /* Receive enable      */
  182. #define FCC_SDTR_DTR_HIGH       0x00            /* DTR output High level    */
  183. #define FCC_SDTR_DTR_LOW        0x02            /* DTR output Low level     */
  184. #define FCC_SDTR_TRN_DISABLE    0x00            /* Transmit disabled      */
  185. #define FCC_SDTR_TRN_ENABLE     0x01            /* Transmit enabled      */
  187. #define FCC_TX_START            FCC_SDTR_RTS_LOW  | 
  188. FCC_SDTR_EFR | 
  189.                                 FCC_SDTR_REC_ENABLE  | 
  190.                                 FCC_SDTR_DTR_LOW  | 
  191.                                 FCC_SDTR_TRN_ENABLE
  193. /* Status Register */
  195. #define FCC_SDTR_STAT_DSR       0x80            /* DSR status mask      */
  196. #define FCC_SDTR_STAT_SYBRK     0x40            /* Syc ch(sync)/Break(async) */
  197. #define FCC_SDTR_STAT_FERR      0x20            /* Framing error mask      */
  198. #define FCC_SDTR_STAT_ORUN      0x10            /* Overrun error mask      */
  199. #define FCC_SDTR_STAT_PERR      0x08            /* Parity error mask      */
  200. #define FCC_SDTR_STAT_TEMP      0x04            /* Trans buff/shft reg stat  */
  201. #define FCC_SDTR_STAT_RRDY      0x02            /* Receive buffer status     */
  202. #define FCC_SDTR_STAT_TRDY      0x01            /* Transmit buffer status    */
  204. #ifndef _ASMLANGUAGE
  206. #include "tyLib.h"
  208. /* serial device descriptor */
  210. typedef struct /* TY_CO_DEV */
  211.     {
  212.     TY_DEV tyDev;
  213.     BOOL created; /* TRUE if device has already been created */
  214.     volatile int *cp; /* control port I/O address */
  215.     volatile int *dp; /* data port I/O address */
  216.     char numChannels; /* number of channels to support */
  217.     } TY_CO_DEV;
  219. /* function declarations */
  221. #if defined(__STDC__) || defined(__cplusplus)
  223. IMPORT void tyCoIntTx (int channel);
  224. IMPORT void tyCoIntRx (int channel);
  225. IMPORT UINT sysAsiGet (void * address);
  226. IMPORT void sysAsiSet (void * address, UINT word);
  227. IMPORT UINT sys940AsiGeth (void * address);
  228. IMPORT void sys940AsiSeth (void * address, UINT word);
  229. IMPORT STATUS sysBaudSet (int baudRate);
  231. #else /* __STDC__ */
  233. IMPORT void tyCoIntTx ();
  234. IMPORT void tyCoIntRx ();
  235. IMPORT UINT sysAsiGet ();
  236. IMPORT void sysAsiSet ();
  237. IMPORT UINT sys940AsiGeth ();
  238. IMPORT void sys940AsiSeth ();
  239. IMPORT STATUS sysBaudSet ();
  241. #endif /* __STDC__ */
  243. #endif /* _ASMLANGUAGE */
  245. #ifdef __cplusplus
  246. }
  247. #endif
  249. #endif /* __INCmb86940h */