开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > VxWorks > 查看源码
ppc403.h
资源名称：vxwork_src.rar　[点击查看]
上传用户：nvosite88
上传日期：2007-01-17
资源大小：4983k
文件大小：29k
源码类别：

VxWorks

开发平台：

C/C++

ppc403.h：源码内容
  1. /* ppc403.h - PowerPC 403 specific header */
  3. /* Copyright 1984-1997 Wind River Systems, Inc. */
  4. /*
  5. modification history
  6. --------------------
  7. 01o,13jun02,jtp  identify class of MMU support (SPR #78396)
  8. 01n,22nov01,pch  Add _WRS_STRICT_ALIGNMENT for target/src/ostool/loadElfLib.c,
  9.  and _WRS_NO_TGT_SHELL_FP for target/src/ostool/shell*
  10. 01m,21oct98,elg  added hardware breakpoints for PPC403
  11. 01l,18mar97,tam  redefined INT_MASK to mask MSR[CE] (SPR 8192). 
  12. 01k,24feb97,tam  added definitions for the PPC403GC and PPC403GCX. 
  13. 01j,03oct96,tam  added more definitions for the bank registers. 
  14. 01i,20sep96,tam  added _PPC403_ICCR_DEFAULT_VAL and _PPC403_ICCR_DEFAULT_VAL. 
  15. 01h,18jun96,tam  added defines for the PowerPC 403 debug registers. 
  16.  removed TBL/TBU and PVR macros. 
  17. 01g,17jun96,tpr  added defines PowerPC 403 specific.
  18. 01f,09may96,tam  added missing definitions for dma chained count registers (1-3)
  19. 01e,07mar96,tam  fix DMASR macro values. (spr# 6018) - added PVR definition.
  20. 01d,08feb96,kkk  fix iocr macro values. (spr# 5416)
  21. 01c,17feb95,yao  added macros for dma register.
  22. 01b,17jan95,yao  added macros for external interrupt enable/status register.  
  23.  added definitions for debug control/ status registers.
  24. 01a,17mar94,yao  written.
  25. */
  27. #ifndef __INCppc403h
  28. #define __INCppc403h
  30. #ifdef __cplusplus
  31. extern "C" {
  32. #endif
  34. /* INT_MASK definition (mask EE & CE bits) : overwrite the one in asmPpc.h */
  36. #undef INT_MASK
  37. #define INT_MASK(src, des) rlwinm  des, src, 0, 17, 15; 
  38. rlwinm  des, des, 0, 15, 13
  40. /* Tell the loader this processor can't handle any misalignment */
  41. #define _WRS_STRICT_ALIGNMENT 1
  43. /* No floating point support in target shell */
  44. #define _WRS_NO_TGT_SHELL_FP 1
  46. /* No MMU support in architecture library */
  47. #undef _WRS_TLB_MISS_CLASS_SW
  49. /* MSR definitions */
  51. #undef  _PPC_MSR_POW_U /* power managemnet not supported */
  52. #undef  _PPC_MSR_ILE_U /* little endian mode not supported */
  53. #undef  _PPC_MSR_SF_U /* 64 bit mode not implemented */
  55. #undef  _PPC_MSR_BE /* branch trace not supported */
  56. #undef  _PPC_MSR_FE1 /* floating point not supported */
  57. #undef  _PPC_MSR_FE0 /* floating point not supported */
  58. #undef  _PPC_MSR_IT /* instruction address translation unsupported*/
  59. #undef  _PPC_MSR_DT /* data address translation unsupported */
  60. #undef  _PPC_MSR_RI /* recoverable interrupt unsupported */
  61. #undef  _PPC_MSR_LE /* little endian mode unsupported */
  62. #undef  _PPC_MSR_SE /* single step unsupported */
  63. #undef  _PPC_MSR_FP /* floating point unsupported */
  65. #define _PPC_MSR_WE_U 0x0004 /* wait state enable */
  66. #define _PPC_MSR_CE_U 0x0002 /* critical interrupt enable */
  67. #define _PPC_MSR_DE 0x0200 /* debug exception enable */
  68. #define _PPC_MSR_IR 0x0020 /* instruction relocate (403GC/GCX) */
  69. #define _PPC_MSR_DR 0x0010 /* date relocate (403GC/GCX) */
  70. #define _PPC_MSR_PE 0x0008 /* protection enable */
  71. #define _PPC_MSR_PX 0x0004 /* protection exclusive mode */
  72. #define _PPC_MSR_CE 0x00020000 /* critical interrupt enable mask */
  74. /* Device Control Register PowerPC403 specific */
  76. #undef  DEC /* decrementer not supported */
  78. #define BEAR 0x090 /* bus error adress register read/clear */
  79. #define BESR 0x091 /* bus error syndrome register read/clear */
  80. #define BR0 0x080 /* bank register 0 */
  81. #define BR1 0x081 /* bank register 1 */
  82. #define BR2 0x082 /* bank register 2 */
  83. #define BR3 0x083 /* bank register 3 */
  84. #define BR4 0x084 /* bank register 4 */
  85. #define BR5 0x085 /* bank register 5 */
  86. #define BR6 0x086 /* bank register 6 */
  87. #define BR7 0x087 /* bank register 7 */
  88. #define BRH0 0x070 /* bank register 0 high */
  89. #define BRH1 0x071 /* bank register 1 high */
  90. #define BRH2 0x072 /* bank register 2 high */
  91. #define BRH3 0x073 /* bank register 3 high */
  92. #define BRH4 0x074 /* bank register 4 high */
  93. #define BRH5 0x075 /* bank register 5 high */
  94. #define BRH6 0x076 /* bank register 6 high */
  95. #define BRH7 0x077 /* bank register 7 high */
  96. #define DMACC0  0xc4 /* dma chained count 0 r/w */
  97. #define DMACC1  0xcc /* dma chained count 1 r/w */
  98. #define DMACC2  0xd4 /* dma chained count 2 r/w */
  99. #define DMACC3  0xdc /* dma chained count 3 r/w */
  100. #define DMACR0  0xc0 /* dma channel control register 0 r/w */
  101. #define DMACR1  0xc8 /* dma channel control register 1 r/w */
  102. #define DMACR2  0xd0 /* dma channel control register 2 r/w */
  103. #define DMACR3 0xd8 /* dma channel control register 3 r/w */
  104. #define DMACT0  0xc1 /* dma count register 0 r/w */
  105. #define DMACT1  0xc9 /* dma count register 1 r/w */
  106. #define DMACT2  0xd1 /* dma count register 2 r/w */
  107. #define DMACT3  0xd9 /* dma count register 3 r/w */
  108. #define DMADA0  0xc2 /* dma destination address register 0 r/w */
  109. #define DMADA1  0xca /* dma destination address register 1 r/w */
  110. #define DMADA2  0xd2 /* dma destination address register 2 r/w */
  111. #define DMADA3  0xda /* dma destination address register 3 r/w */
  112. #define DMASA0  0xc3 /* dma source address register 0 r/w */
  113. #define DMASA1  0xcb /* dma source address register 1 r/w */
  114. #define DMASA2  0xd3 /* dma source address register 2 r/w */
  115. #define DMASA3  0xdb /* dma source address register 3 r/w */
  116. #define DMASR   0xe0 /* dma status register r/w */
  117. #define EXIER 0x42 /* external interrupt enable register r/w */
  118. #define EXISR 0x40 /* external interrupt status register r/c */
  119. #define IOCR 0x0a0 /* input/output configuration register r/w */
  121. /* Special Purpose Register PowerPC403 specific */
  123. #define CDBCR 0x3d7 /* cache debug control register r/w */
  124. #define DAC1 0x3f6 /* data adress compare register 1 r/w */
  125. #define DAC2 0x3f7 /* data adress compare register 2 r/w */
  126. #define DBSR 0x3f0 /* debug status register read/clear */
  127. #define DBCR 0x3f2 /* debug control register read/write */
  128. #define DCCR 0x3fa /* data cache control register r/w */
  129. #define DCWR    0x3ba /* data cache write-thru register (PPC403GC) r/w */
  130. #define DEAR 0x3d5 /* data exception address registers r */
  131. #define ESR 0x3d4 /* exception syndrom register r/w */
  132. #define EVPR 0x3d6 /* exception prefix register r/w */
  133. #define IAC1 0x3f4 /* instruction adress compare register 1 r/w */
  134. #define IAC2 0x3f5 /* instruction adress compare register 2 r/w */
  135. #define ICCR 0x3fb /* instruction cache cacheability register r/w */
  136. #define ICDBDR 0x3d3 /* instruction cache debug data register r */
  137. #define PBL1 0x3fc /* protection bound lower 1 r/w */
  138. #define PBL2 0x3fe /* protection bound lower 2 r/w */
  139. #define PBU1 0x3fd /* protection bound upper 1 r/w */
  140. #define PBU2 0x3ff /* protection bound upper 2 r/w */
  141. #define PID 0x3b1 /* process id (403GC/GCX) r */
  142. #define PIT 0x3db /* programmable interval timer r/w */
  143. #define SGR     0x3b9 /* storage guarded register (PPC403GC) r/w */
  144. #define SRR2 0x3de /* save/restore register 2 r/w */
  145. #define SRR3 0x3df /* save/restore register 3 r/w */
  146. #define TBLO 0x3dd /* time base low r/w */
  147. #define TBHI 0x3dc /* time base high r/w */
  148. #define TCR 0x3da /* timer control register r/w */
  149. #define TSR 0x3d8 /* timer status register read/clear */
  150. #define TSRS 0x3d9 /* timer status register set (set only) */
  151. #define ZPR 0x3b0 /* zone protection register (PPC403GC/GCX) r/w */
  153. #define mtdcr(dcrn, rs) .long   (0x7c0001c3 | (rs << 21) | (dcrf << 11))
  155. #define MTDCR 0x7c0001c3
  156. #define MFDCR 0x7c000143
  157. #define _EXISR_OP 0x00001000
  158. #define _EXIER_OP 0x00021000
  159. #define MFEXISR_P0 .long   0x7c601286
  160. #define MTEXISR_P0 .long   0x7c601386
  161. #define MFEXISR_P1 .long   0x7c801286
  162. #define MTEXISR_P1 .long   0x7c801386
  163. #define MTEXIER_P0 .long   0x7c621386
  164. #define MFEXIER_P0 .long   0x7c621286
  165. #define MTEXIER_P1 .long   0x7c811386
  166. #define MTEXIER_P2 .long   0x7ca11386
  167. #define MFEXIER_P1 .long   0x7c811286
  169. #define MTBESR_P0 .long   0x7c712386
  170. #define RFCI .long   0x4c000066
  172. /* defines for cache support */
  174. #undef _CACHE_ALIGN_SIZE
  175. #define _CACHE_ALIGN_SIZE 16 /* cache line size */
  177. #define _ICACHE_LINE_NUM 64 /* 64 cache lines per set */
  178. #define _DCACHE_LINE_NUM 32 /* 32 cache lines per set */
  180. #define _PPC403_ICCR_DEFAULT_VAL 0x80000001 /* def. inst. cachability */
  181. #define _PPC403_DCCR_DEFAULT_VAL 0x80000001 /* def. data cachability */
  183. #define CACHE_SAFE_ADRS(x) ((int) (x) | 0x80000000)
  184. #define CACHE_ORIG_ADRS(x) ((int) (x) & 0x7fffffff)
  186. #define _PPC_CACHE_UNIFIED FALSE /* XXX */
  188. /* 403ga specific special purpouse registers */
  190. #define _PPC403_DBSR 0x3f0 /* debug status register read/clear */
  191. #define _PPC403_DCCR 0x3fa /* data cache control register r/w */
  192. #define _PPC403_DEAR 0x3d5 /*  data exception address registers r */
  193. #define _PPC403_ESR 0x3d4 /* exception syndrom register r/w */
  194. #define _PPC403_EVPR 0x3d6 /* exception prefix register r/w */
  195. #define _PPC403_ICCR 0x3fb /* instruction cache control register r/w */
  196. #define _PPC403_PBL1 0x3fc /* protection bound lower 1 r/w */
  197. #define _PPC403_PBL2 0x3fe /* protection bound lower 2 r/w */
  198. #define _PPC403_PBU1 0x3fd /* protection bound upper 1 r/w */
  199. #define _PPC403_PBU2 0x3ff /* protection bound upper 2 r/w */
  200. #define _PPC403_PIT 0x3db /* programmable interval timer r/w */
  201. #define _PPC403_SRR2 0x3de /* save/restore register 2 r/w */
  202. #define _PPC403_SRR3 0x3df /* save/restore register 3 r/w */
  203. #define _PPC403_SGR     0x3b9 /* storage guarded register (PPC403GC) r/w */
  204. #define _PPC403_DCWR    0x3ba   /* data cache write-thru (PPC403GC)r/w */
  206. /* debug control register */
  208. #define _DBCR_EDM_U 0x8000 /* external debug mode */
  209. #define _DBCR_IDM_U 0x4000 /* internal debug mode */
  210. #define _DBCR_IC_U 0x0800 /* instruction completion debug event */
  211. #define _DBCR_BT_U 0x0400 /* branch taken */
  212. #define _DBCR_EDE_U 0x0200 /* exception debug event */
  213. #define _DBCR_TDE_U 0x0100 /* trap debug event */
  214. #define _DBCR_FT_U 0x0004 /* freeze timers on debug */
  215. #define _DBCR_IA1_U 0x0002 /* instruction address compare 1 */
  216. #define _DBCR_IA2_U 0x0001 /* instruction address compare 2 */
  217. #define _DBCR_EDM 0x80000000 /* external debug mode */
  218. #define _DBCR_IDM 0x40000000 /* internal debug mode */
  219. #define _DBCR_IC 0x08000000 /* instruction completion debug event */
  220. #define _DBCR_BT 0x04000000 /* branch taken */
  221. #define _DBCR_EDE 0x02000000 /* exception debug event */
  222. #define _DBCR_TDE 0x01000000 /* trap debug event */
  223. #define _DBCR_FT 0x00040000 /* freeze timers on debug */
  224. #define _DBCR_IA1 0x00020000 /* instruction address compare 1 */
  225. #define _DBCR_IA2 0x00010000 /* instruction address compare 2 */
  226. #define _DBCR_D1R 0x00008000 /* data address compare read 1 */
  227. #define _DBCR_D1W 0x00004000 /* data address compare write 1 */
  228. #define _DBCR_D2R 0x00000800 /* data address compare read 2 */
  229. #define _DBCR_D2W 0x00000400 /* data address compare write 2 */
  230. #define _DBCR_JOI 0x00000002 /* jtag serial outbound */
  231. #define _DBCR_JII 0x00000001 /* jtag serial inbound */
  233. /* set access from type in DBCR */
  235. #define _DBCR_D1A(x) (((x) & 0x03) << 14) /* for first breakpoint */
  236. #define _DBCR_D2A(x) (((x) & 0x03) << 10) /* for second breakpoint */
  238. /* set size from type in DBCR */
  240. #define _DBCR_D1S(x) (((x) & 0x0C) << 10) /* for first breakpoint */
  241. #define _DBCR_D2S(x) (((x) & 0x0C) << 6) /* for first breakpoint */
  243. /* get access from DBCR */
  245. #define _DBCR_D1_ACCESS(x) (((x) >> 14) & 0x03)
  246. #define _DBCR_D2_ACCESS(x) (((x) >> 10) & 0x03)
  248. /* get size from DBCR */
  250. #define _DBCR_D1_SIZE(x) (((x) >> 10) & 0x0C)
  251. #define _DBCR_D2_SIZE(x) (((x) >> 6) & 0x0C)
  253. /* debug status register */
  255. #define _DBSR_IC_U 0x8000 /* instruction completion */
  256. #define _DBSR_BT_U 0x4000 /* branch taken */
  257. #define _DBSR_EXC_U 0x2000 /* exception debug */
  258. #define _DBSR_TIE_U 0x1000 /* trap instruction */
  259. #define _DBSR_UDE_U 0x0800 /* unconditional debug */
  260. #define _DBSR_IA1_U 0x0400 /* instruction address compare 1 */
  261. #define _DBSR_IA2_U 0x0200 /* instruction address compare 2 */
  262. #define _DBSR_DR1_U 0x0100 /* data address compare read 1 */
  263. #define _DBSR_DW1_U 0x0080 /* data address compare write 1 */
  264. #define _DBSR_DR2_U 0x0040 /* data address compare read 2 */
  265. #define _DBSR_DW2_U 0x0020 /* data address compare write 2 */
  266. #define _DBSR_IDE_U 0x0010 /* imprecise debug */
  267. #define _DBSR_IC 0x80000000 /* instruction completion */
  268. #define _DBSR_BT 0x40000000 /* branch taken */
  269. #define _DBSR_EXC 0x20000000 /* exception debug */
  270. #define _DBSR_TIE 0x10000000 /* trap instruction */
  271. #define _DBSR_UDE 0x08000000 /* unconditional debug */
  272. #define _DBSR_IA1 0x04000000 /* instruction address compare 1 */
  273. #define _DBSR_IA2 0x02000000 /* instruction address compare 2 */
  274. #define _DBSR_DR1 0x01000000 /* data address compare read 1 */
  275. #define _DBSR_DW1 0x00800000 /* data address compare write 1 */
  276. #define _DBSR_DR2 0x00400000 /* data address compare read 2 */
  277. #define _DBSR_DW2 0x00200000 /* data address compare write 2 */
  278. #define _DBSR_IDE 0x00100000 /* imprecise debug */
  279. #define _DBSR_MRRM 0x00000300 /* Most recent reset mask */
  280. #define _DBSR_MRR(n) ((n) << 8)  /* Most recent reset */
  281. #define _DBSR_JIF 0x00000004 /* jtag serial inbound buffer full */
  282. #define _DBSR_JIO 0x00000002 /* jtag serial inbound buffer overrun */
  283. #define _DBSR_JOE 0x00000001 /* jtag serial outbound buffer empty */
  285. /* mask for hardware breakpoints */
  287. #define _DBSR_HWBP_MSK (_DBSR_IA1 | _DBSR_IA2 | 
  288.                          _DBSR_DR1 | _DBSR_DW1 | 
  289.  _DBSR_DR2 | _DBSR_DW2)
  291. /* device control registers */
  293. #define _PPC403_BEAR 0x90 /* bus error address register (read only) */
  294. #define _PPC403_BESR 0x91 /* bus error syndrom register (r/w) */
  295. #define _PPC403_BR0 0x80 /* bank register 0 (r/w) */
  296. #define _PPC403_BR1 0x81 /* bank register 1 (r/w) */
  297. #define _PPC403_BR2 0x82 /* bank register 2 (r/w) */
  298. #define _PPC403_BR3 0x83 /* bank register 3 (r/w) */
  299. #define _PPC403_BR4 0x84 /* bank register 4 (r/w) */
  300. #define _PPC403_BR5 0x85 /* bank register 5 (r/w) */
  301. #define _PPC403_BR6 0x86 /* bank register 6 (r/w) */
  302. #define _PPC403_BR7 0x87 /* bank register 7 (r/w) */
  304. #define _PPC403_DMACC0 0xc4 /* dma chained count 0 (r/w) */
  305. #define _PPC403_DMACC1 0xcc     /* dma chained count 1 (r/w) */
  306. #define _PPC403_DMACC2 0xd4     /* dma chained count 2 (r/w) */
  307. #define _PPC403_DMACC3 0xdc     /* dma chained count 3 (r/w) */
  308. #define _PPC403_DMACR0 0xc0 /* dma channel control register 0 (r/w) */
  309. #define _PPC403_DMACR1 0xc8 /* dma channel control register 1 (r/w) */
  310. #define _PPC403_DMACR2 0xd0 /* dma channel control register 2 (r/w) */
  311. #define _PPC403_DMACR3 0xd8 /* dma channel control register 3 (r/w) */
  312. #define _PPC403_DMACT0 0xc1 /* dma count register 0 (r/w) */
  313. #define _PPC403_DMACT1 0xc9 /* dma count register 1 (r/w) */
  314. #define _PPC403_DMACT2 0xd1 /* dma count register 2 (r/w) */
  315. #define _PPC403_DMACT3 0xd9 /* dma count register 3 (r/w) */
  316. #define _PPC403_DMADA0 0xc2 /* dma destination address register 0 (r/w) */
  317. #define _PPC403_DMADA1 0xca /* dma destination address register 1 (r/w) */
  318. #define _PPC403_DMADA2 0xd2 /* dma destination address register 2 (r/w) */
  319. #define _PPC403_DMADA3 0xda /* dma destination address register 3 (r/w) */
  320. #define _PPC403_DMASA0 0xc3 /* dma source address register 0 (r/w) */
  321. #define _PPC403_DMASA1 0xcb /* dma source address register 1 (r/w) */
  322. #define _PPC403_DMASA2 0xd3 /* dma source address register 2 (r/w) */
  323. #define _PPC403_DMASA3 0xdb /* dma source address register 3 (r/w) */
  324. #define _PPC403_DMASR  0xe0 /* dma status register (r/w) */
  326. #define _PPC403_EXISR  0x40 /* external interrupt status register (r/w) */
  327. #define _PPC403_EXIER  0x42 /* external interrupt enable register (r/w) */
  328. #define _PPC403_IOCR   0xa0 /* input/output configuration register (r/w) */
  330. /* time control register */
  332. #define _PPC403_TCR_WPM_U 0xc000 /* watchdog period mask */
  333. #define _PPC403_TCR_WRCM_U 0x3000 /* wotchdog reset control */
  334. #define _PPC403_TCR_WIEM_U 0x0800 /* watchdog interrupt enable */
  335. #define _PPC403_TCR_PIEM_U 0x0400 /* pit interupt enable */
  336. #define _PPC403_TCR_FPM_U 0x0300 /* fit period */
  337. #define _PPC403_TCR_FIEM_U 0x0080 /* fit interrupt enable */
  339. /* timer control register */
  341. #define _PPC403_TCR_WPM_U 0xc000 /* watchdog period */
  342. #define _PPC403_TCR_WRCM_U 0x3000 /* watchdog reset control */
  343. #define _PPC403_TCR_WIEM_U 0x0800 /* watchdog interrupt enable */
  344. #define _PPC403_TCR_PIEM_U 0x0400 /* pit interrupt enable */
  345. #define _PPC403_TCR_FP_U 0x0300 /* fit period */
  346. #define _PPC403_TCR_FIE_U 0x0080 /* fit interrupt enable */
  347. #define _PPC403_TCR_ARE_U 0x0040 /* fit auto-reload enable */
  349. /* timer status register */
  351. #define _PPC403_TSR_SNWM_U 0x8000 /* supress next watchdog */
  352. #define _PPC403_TSR_WISM_U 0x4000 /* watchdog interrupt status */
  353. #define _PPC403_TSR_WRSM_U 0x3000 /* watchdog reset status */
  354. #define _PPC403_TSR_PISM_U 0x0800 /* pit interrupt status */
  355. #define _PPC403_TSR_FISM_U 0x0400 /* fit interrupt status */
  358. /* defintion of external interrupt status and enable registers' mask bits */
  359. /* Interrupts are enabled by setting the corresponding bits in the EXIER  */
  360. /* When interrupts occur, the corresponding bits in EXISR are set to one. */
  362. #define _PPC403_EXI_CI 0x80000000 /* critical interrupt */
  363. #define _PPC403_EXI_SRI 0x08000000 /* serial port receiver interrupt */
  364. #define _PPC403_EXI_STI 0x04000000 /* serial port transmitter interrupt */
  365. #define _PPC403_EXI_JRI 0x02000000 /* JTAG serial port receiver */
  366. #define _PPC403_EXI_JTI 0x01000000 /* JTAG serial port receiver */
  367. #define _PPC403_EXI_D0I 0x00800000 /* dma channel 0 */
  368. #define _PPC403_EXI_D1I 0x00400000 /* dma channel 1 */
  369. #define _PPC403_EXI_D2I 0x00200000 /* dma channel 2 */
  370. #define _PPC403_EXI_D3I 0x00100000 /* dma channel 3 */
  371. #define _PPC403_EXI_E0I 0x00000010 /* external interrupt0 */
  372. #define _PPC403_EXI_E1I 0x00000008 /* external interrupt1 */
  373. #define _PPC403_EXI_E2I 0x00000004 /* external interrupt2 */
  374. #define _PPC403_EXI_E3I 0x00000002 /* external interrupt3 */
  375. #define _PPC403_EXI_E4I 0x00000001 /* external interrupt4 */
  378. #define _PPC403_IOCR_E0TM 0x80000000  /* external intr 0 triggering */
  379.     /* 0 - level sensitive */
  380.     /* 1 - edge triggered */
  381. #define _PPC403_IOCR_E0LM 0x40000000  /* external inter 0 active level */
  382. #define _PPC403_IOCR_E1TM 0x20000000  /* external intr 1 triggering */
  383. #define _PPC403_IOCR_E1LM 0x10000000  /* external intr 1 active level */
  384. #define _PPC403_IOCR_E2TM 0x08000000  /* external intr 2 triggering */
  385. #define _PPC403_IOCR_E2LM 0x04000000  /* external intr 2 active level */
  386. #define _PPC403_IOCR_E3TM 0x02000000  /* external intr 3 triggering */
  387. #define _PPC403_IOCR_E3LM 0x01000000  /* external intr 3 active level */
  388. #define _PPC403_IOCR_E4TM 0x00800000  /* external intr 4 triggering */
  389. #define _PPC403_IOCR_E4LM 0x00400000  /* external intr 4 active level */
  390. #define _PPC403_IOCR_EDT 0x00080000  /* enable dram tri-state (GCX) */
  391. #define _PPC403_IOCR_SOR 0x00040000  /* enable sampling data (GCX) */
  392. #define _PPC403_IOCR_EDO 0x00008000  /* EDO dram enable (GCX) */
  393. #define _PPC403_IOCR_2XC 0x00004000  /* clock double core enable (GCX) */
  394. #define _PPC403_IOCR_ATC 0x00002000  /* adress tri-state control */
  395. #define _PPC403_IOCR_SPD 0x00001000  /* static power disable */
  396. #define _PPC403_IOCR_BEM 0x00000800  /* byte enable mode  SRAM accesses*/
  397. #define _PPC403_IOCR_PTD 0x00000400  /* device-paced mode disable SRAM */
  398. #define _PPC403_IOCR_ARE 0x00000080  /* asynchronous ready enable SRAM */
  400. #define _PPC403_IOCR_DRCM 0x00000020  /* DRAM read on CAS */
  401. #define _PPC403_IOCR_RDMM 0x00000018  /* real time debug mode */
  402.     /* b'00 - trace status output disabled */
  403.     /* b'01 - program and bus status */
  404.     /* b'10 - program status and trace output */
  405.     /* b'11 - reserved */
  406. #define _PPC403_IOCR_RDM(n) ((n)<<3)    /* real time debug mode */
  407. #define _PPC403_IOCR_TCSM 0x00000004  /* timer clock source */
  408.     /* 0 - SysClk pin */
  409.     /* 1 - TimerClk pin */
  410. #define _PPC403_IOCR_SCSM 0x00000002  /* serial port clock source */
  411.     /* 0 - SysClk pin */
  412.     /* 1 - SerClk pin */
  413. #define _PPC403_IOCR_SPCM 0x00000001  /* serial port configuration */
  414.     /* 0 - DSR/DTR */
  415.     /* 1 - CTS/RTS */
  416. /* exception syndrome register mask bits: 
  417.  * 0 - error not occured 1 - error occured */
  419. #define _PPC403_ESR_IMCPM 0x80000000  /* instr machine check protection */
  420. #define _PPC403_ESR_IMCNM 0x40000000  /* instr machine check non-configured */
  421. #define _PPC403_ESR_IMCBM 0x20000000  /* instr machine check bus error */
  422. #define _PPC403_ESR_IMCTM 0x10000000  /* instr machine check timeout */
  423. #define _PPC403_ESR_PEIM  0x08000000  /* program exception - illegal */
  424. #define _PPC403_ESR_PEPM  0x04000000  /* program exception - previledged */
  425. #define _PPC403_ESR_PETM  0x02000000  /* program exception - trap */
  426. #define _PPC403_ESR_DST   0x00800000  /* data storage exception - store fault */
  427. #define _PPC403_ESR_DIZ   0x00400000  /* data/inst storage exception - zone f.*/
  429. /* bus error syndrome register mask bits: 0 - no eroor  1 - error occured */
  431. #define _PPC403_BESR_DSESM 0x80000000  /* data-side error status */
  432. #define _PPC403_BESR_DMESM 0x40000000  /* dma error status */
  433. #define _PPC403_BESR_RWSM 0x20000000  /* read/write status */
  434.     /* 0 - write error */
  435.     /* 1 - read error */
  436. #define _PPC403_BESR_ETM 0x1c000000  /* error type */
  437.     /* 000 - protection violation */
  438.     /* 001 - parity error (GCX) */
  439.     /* 010 - access to non configured bank */
  440.     /* 100 - active level error on bus eroor input pin */
  441.     /* 110 - bus time-out */
  442.     /* 111 - reserved */
  443. /* exception vector prefix register */
  445. #define _PPC403_EVPR_EVPM 0xffff0000  /* exception vector prefix mask */
  447. /* common bits for sram and dram configuration */
  449. #define _PPC403_BR_BASM    0xff000000 /* base address select mask*/
  450. #define _PPC403_BR_BAS(n)  ((n)<<24) /* base address select */
  451. #define _PPC403_BR_BSM    0x00e00000 /* bank size mask */
  452. #define _PPC403_BR_BS_1MB  0x00000000 /* bank size : 000 - 1MB */
  453. #define _PPC403_BR_BS_2MB  0x00200000 /* bank size : 001 - 2MB */
  454. #define _PPC403_BR_BS_4MB  0x00400000 /* bank size : 010 - 4MB */
  455. #define _PPC403_BR_BS_8MB  0x00600000 /* bank size : 011 - 8MB */
  456. #define _PPC403_BR_BS_16MB 0x00800000 /* bank size : 100 - 16MB */
  457. #define _PPC403_BR_BS_32MB 0x00a00000 /* bank size : 101 - 32MB */
  458. #define _PPC403_BR_BS_64MB 0x00c00000 /* bank size : 110 - 64MB */
  459. #define _PPC403_BR_BUM    0x00180000 /* bank usage mask */
  460. #define _PPC403_BR_BU_DIS  0x00000000 /* bank usage: 00 - disable */ 
  461. #define _PPC403_BR_BU_RO   0x00080000 /* bank usage: 01 - read only */ 
  462. #define _PPC403_BR_BU_WO   0x00100000 /* bank usage: 10 - write only */ 
  463. #define _PPC403_BR_BU_RW   0x00180000 /* bank usage: 11 - read/write only */ 
  464. #define _PPC403_BR_SLFM    0x00040000 /* sram-dram sequential line fill */
  465. #define _PPC403_BR_BWM    0x00018000 /* bus width mask */
  466. #define _PPC403_BR_BW_8    0x00000000 /* bus width 00 - 8 bit  */
  467. #define _PPC403_BR_BW_16   0x00008000 /* bus width 01 - 16 bit */
  468. #define _PPC403_BR_BW_32   0x00010000 /* bus width 10 - 32 bit */
  469. #define _PPC403_BR_BW_64   0x00018000 /* bus width 11 - 64 bit */
  470. #define _PPC403_BR_SDM    0x00000001 /* sram-dram selection 0-dram 1-sram */
  472. /* sram configuration (br0 - br7) */
  474. #define _PPC403_BRS_BMEM   0x00020000 /* burst mode enable - 0 disabled */
  475. #define _PPC403_BRS_REM    0x00004000 /* ready enable - 0 disabled */
  476. #define _PPC403_BRS_TWM    0x00003f00 /* transfer wiat-contains the number
  477.  * of wait states inserted by the 
  478.  * processor into all transactions */
  479. #define _PPC403_BRS_TWT(n)  ((n)<<8) /* transfer wait states - non-burst */
  480. #define _PPC403_BRS_FWM     0x00003c00 /* first wait states mask */
  481. #define _PPC403_BRS_FWT(n)  ((N)<<10) /* first wait states - burst */
  482. #define _PPC403_BRS_BWM     0x00000300 /* burst wait states mask */
  483. #define _PPC403_BRS_BWT(n)  ((N)<<10) /* burst wait states */
  484. #define _PPC403_BRS_CSTM    0x00000080 /* chip select on timing
  485.  * 0 - valid when address is valid
  486.  * 1 - valid one SysClk cycle after
  487.  * address is valid */
  488. #define _PPC403_BRS_OETM 0x00000040 /* output enable on timing
  489.  * 0 - valid when chip select is valid
  490.  * 1 - valid one SysClk cycle after
  491.  * chip select is valid */
  492. #define _PPC403_BRS_WBNM 0x00000020 /* write byte enable on timing
  493.  * 0 - valid one chip select is valid
  494.  * 1 - on SysClk Cycle after */
  495. #define _PPC403_BRS_WBFM 0x00000010 /* write byte enable off on timing
  496.  * 0 - inactive when chip select 
  497.  *     becomes inactive
  498.  * 1 - inactive one SysClk cycle 
  499.  *     before chip select becoms
  500.  *     inactive */
  501. #define _PPC403_BRS_THM 0x0000000e /* transfer hold mask */
  502. #define _PPC403_BRS_TH(n)  ((n)<<1) /* transfer hold */
  504. /* dram configuration (br4 - br7) */
  506. #define _PPC403_BRD_ERM  0x00020000 /* Early Ras Mode */
  507. #define _PPC403_BRD_IEM  0x00004000 /* internal/external multiplex */
  508. #define _PPC403_BRD_RCTM 0x00002000 /* RAS active to CAS active timing */
  509. #define _PPC403_BRD_ARMM 0x00001000 /* alternate refresh mode 
  510.  * 0 - normal refresh
  511.  * 1 - immediate or self refresh */
  512. #define _PPC403_BRD_PMM  0x00000800 /* page mode 
  513.  * 0 - single accesses only
  514.  * 1 - burst access supported */
  515. #define _PPC403_BRD_FACM 0x00000600 /* first access timing mask */
  516. #define _PPC403_BRD_FAC(n) ((n)<<9) /* first access timing */
  517. #define _PPC403_BRD_BACM 0x00000180 /* burst access timing mask */
  518. #define _PPC403_BRD_BAC(n) ((n)<<7) /* burst access timing */
  519. #define _PPC403_BRD_PPCM 0x00000040 /* precharge cycles */
  520. #define _PPC403_BRD_RARM 0x00000020 /* RAS active during refresh
  521.  * 0 - one and half sysclk cycle
  522.  * 1 - two and half */
  523. #define _PPC403_BRD_RRM 0x0000001e /* refresh interval mask */
  524. #define _PPC403_BRD_RR(n)  ((n)<<1) /* refresh interval */
  526. /* bank register high configuration (brh0 - brh7) */
  529. #define _PPC403_BRH_PCE 0x80000000 /* parity check enable */
  531. /* dma channel control register */
  533. #define _DMACR_CE 0x80000000 /* channel enable */
  534. #define _DMACR_CIE 0x40000000 /* channel interrupt enable */
  535. #define _DMACR_TD 0x20000000 /* transfer direction */
  536. #define _DMACR_PL 0x10000000 /* peripheral location */
  537. #define _DMACR_PW_MASK  0x0c000000 /* peripheral width */
  538. #define _DMACR_PW_BYTE  0x00000000 /* byte */
  539. #define _DMACR_PW_SHORT 0x04000000 /* halfword */
  540. #define _DMACR_PW_WORD  0x08000000 /* word */
  541. #define _DMACR_PW_RES  0x0c000000 /* reserved */
  542. #define _DMACR_DAI 0x02000000 /* destination address increment */
  543. #define _DMACR_SAI 0x01000000 /* source address increment */
  544. #define _DMACR_CP 0x00800000 /* channel priority */
  545. #define _DMACR_TM_M 0x00600000 /* transfer mode mask */
  546. #define _DMACR_TM_B 0x00000000 /* buffered dma */
  547. #define _DMACR_TM_F 0x00200000 /* fly-by dma */
  548. #define _DMACR_TM_S 0x00400000 /* software initiated mem-to-mem dma */
  549. #define _DMACR_TM_H 0x00600000 /* hardware initiated mem-to-mem dma */
  550. #define _DMACR_PSC_M 0x00180000 /* peripheral setup cycles mask */
  551. #define _DMACR_PSC_0 0x00000000 /* no cycles */
  552. #define _DMACR_PSC_1 0x00080000 /* one cycles */
  553. #define _DMACR_PSC_2 0x00100000 /* two cycles */
  554. #define _DMACR_PSC_3 0x00180000 /* three cycles */
  555. #define _DMACR_PWC_MASK 0x0007e000  /* peripheral wait cycles mask */
  556. #define _DMACR_PHC_MASK 0x00001c00 /* peripheral hold cycles */
  557. #define _DMACR_ETD 0x00000200 /* eoc/tc pin direction */
  558. #define _DMACR_TCE 0x00000100 /* terminal count enable 
  559.  * 0 - end-of-transfer input
  560.  * 1 - terminal count output
  561.  */
  562. #define _DMACR_CH 0x00000080 /* chaining enable */
  563. #define _DMACR_BME 0x00000040 /* burst mode enable  */
  564. #define _DMACR_ECE 0x00000020 /* EOT chain mode enable */
  565. #define _DMACR_TCD 0x00000010 /* TC chain mode disable */
  566. #define _DMACR_PCE 0x00000008 /* parity check enable */
  568. /* dma status registers */
  570. #define _DMASR_CS0_MASK 0x80000000 /* channel 0 terminal status */
  571. #define _DMASR_CS1_MASK 0x40000000 /* channel 1 terminal status */
  572. #define _DMASR_CS2_MASK 0x20000000 /* channel 2 terminal status */
  573. #define _DMASR_CS3_MASK 0x10000000 /* channel 3 terminal status */
  575. #define _DMASR_TS0_MASK 0x08000000 /* channel 0 end-of-transfer status */
  576. #define _DMASR_TS1_MASK 0x04000000 /* channel 1 end-of-transfer status */
  577. #define _DMASR_TS2_MASK 0x02000000 /* channel 2 end-of-transfer status */
  578. #define _DMASR_TS3_MASK 0x01000000 /* channel 3 end-of-transfer status */
  580. #define _DMASR_RI0_MASK 0x00800000 /* channel 0 error status */
  581. #define _DMASR_RI1_MASK 0x00400000 /* channel 1 error status */
  582. #define _DMASR_RI2_MASK 0x00200000 /* channel 2 error status */
  583. #define _DMASR_RI3_MASK 0x00100000 /* channel 3 error status */
  585. #define _DMASR_IR0_MASK 0x00040000 /* internal dma reguest 0 */
  586. #define _DMASR_IR1_MASK 0x00020000 /* internal dma reguest 1 */
  587. #define _DMASR_IR2_MASK 0x00010000 /* internal dma reguest 2 */
  588. #define _DMASR_IR3_MASK 0x00008000 /* internal dma reguest 3 */
  590. #define _DMASR_ER0_MASK 0x00004000 /* external dma reguest 0 */
  591. #define _DMASR_ER1_MASK 0x00002000 /* external dma reguest 1 */
  592. #define _DMASR_ER2_MASK 0x00001000 /* external dma reguest 2 */
  593. #define _DMASR_ER3_MASK 0x00000800 /* external dma reguest 3 */
  595. #define _DMASR_CB0_MASK 0x00000400 /* channel 0 busy */
  596. #define _DMASR_CB1_MASK 0x00000200 /* channel 1 busy */
  597. #define _DMASR_CB2_MASK 0x00000100 /* channel 2 busy */
  598. #define _DMASR_CB3_MASK 0x00000080 /* channel 3 busy */
  600. #define _DMASR_CT0_MASK 0x00080000 /* chained transfer on channel 0 */
  601. #define _DMASR_CT1_MASK 0x00000040      /* chained transfer on channel 1 */
  602. #define _DMASR_CT2_MASK 0x00000020      /* chained transfer on channel 1 */
  603. #define _DMASR_CT3_MASK 0x00000010      /* chained transfer on channel 1 */
  605. /* PVR definition */
  607. #define _PVR_FAM_MSK 0xfff00000 /* processor family mask*/
  608. #define _PVR_MEM_MSK 0x000f0000 /* processor family member mask */
  609. #define _PVR_CCF_MSK 0x0000f000 /* Core Configuration mask */
  610. #define _PVR_PCF_MSK 0x00000f00 /* Peripheral Configuration mask */
  611. #define _PVR_MAJ_MSK 0x000000f0 /* Major Change Level mask */
  612. #define _PVR_MIN_MSK 0x0000000f /* Minor Change Level mask */
  614. #define _PVR_CONF_403GA     0x0000 /* processor conf. bits for 403GA */
  615. #define _PVR_CONF_403GC     0x0002 /* processor conf. bits for 403GC */
  616. #define _PVR_CONF_403GCX    0x0014 /* processor conf. bits for 403GCX */
  618. #ifdef __cplusplus
  619. }
  620. #endif
  622. #endif /* __INCppc403h */