开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Internet/网络编程 > TCP/IP协议栈 > 查看源码
pi.h
资源名称：export.zip　[点击查看]
上传用户：hepax88
上传日期：2007-01-03
资源大小：1101k
文件大小：5k
源码类别：

TCP/IP协议栈

开发平台：

Visual C++

pi.h：源码内容
  1. #ifndef PIMAX
  3. /* Hardware-dependent routines for the VE3IFB interface card for the PC
  4.  */
  6. #include "global.h"
  7. #define PIMAX 3 /* 3 cards max */
  8. #define AX_MTU 512
  9. #define INTMASK 0x21 /* Intel 8259 interrupt controller mask */
  11. #define DMABASE 0 /* Base I/O address of 1st (8-bit) DMA controller */
  12. struct PITAB {
  13. INTERRUPT (*oldvec)(void); /* Original interrupt vector contents */
  14. uint16 addr; /* Base I/O address */
  15. unsigned vec; /* Vector */
  16. long ints; /* Interrupt count */
  17. uint8 chain; /* Enable interrupt chaining */
  18. };
  19. extern struct PITAB Pi[];
  21. /* Register offset info, specific to the PI
  22.  * E.g., to read the data port on channel A, use
  23.  * inportb(pichan[dev].base + CHANA + DATA)
  24.  */
  25. #define CHANB 0 /* Base of channel B regs */
  26. #define CHANA 2 /* Base of channel A regs */
  28. /* 8530 ports on each channel */
  29. #define CTL 0
  30. #define DATA 1
  32. #define DMAEN 0x4 /* Offset off DMA Enable register */
  34. /* Timer chip offsets */
  35. #define TMR0 0x8 /* Offset of timer 0 register */
  36. #define TMR1 0x9 /* Offset of timer 1 register */
  37. #define TMR2 0xA /* Offset of timer 2 register */
  38. #define TMRCMD 0xB /* Offset of timer command register */
  40. /* Timer chip equates */
  41. #define SC0 0x00 /* Select counter 0 */
  42. #define SC1 0x40 /* Select counter 1 */
  43. #define SC2 0x80 /* Select counter 2 */
  44. #define CLATCH 0x00 /* Counter latching operation */
  45. #define MSB 0x20 /* Read/load MSB only */
  46. #define LSB 0x10 /* Read/load LSB only */
  47. #define LSB_MSB 0x30 /* Read/load LSB, then MSB */
  48. #define MODE0 0x00 /* Interrupt on terminal count */
  49. #define MODE1 0x02 /* Programmable one shot */
  50. #define MODE2 0x04 /* Rate generator */
  51. #define MODE3 0x06 /* Square wave rate generator */
  52. #define MODE4 0x08 /* Software triggered strobe */
  53. #define MODE5 0x0a /* Hardware triggered strobe */
  54. #define BCD 0x01 /* BCD counter */
  56. /* DMA controller registers */
  57. #define DMA_STAT 8 /* DMA controller status register */
  58. #define DMA_MASK        10 /* DMA controller mask register */
  59. #define DMA_MODE        11 /* DMA controller mode register */
  60. #define DMA_RESETFF 12 /* DMA controller first/last flip flop */
  61. /* DMA data */
  62. #define DMA_DISABLE (0x04) /* Disable channel n */
  63. #define DMA_ENABLE (0x00) /* Enable channel n */
  64. /* Single transfers, incr. address, auto init, writes, ch. n */
  65. #define DMA_RX_MODE (0x54)
  66. /* Single transfers, incr. address, no auto init, reads, ch. n */
  67. #define DMA_TX_MODE (0x48)
  69. struct pichan {
  70. long rxints; /* Receiver interrupts */
  71. long txints; /* Transmitter interrupts */
  72. long exints; /* External/status interrupts */
  74. int enqueued; /* Packets enqueued for transmit */
  75. int rxframes; /* Packets received */
  76. int crcerr; /* CRC Errors */
  77. int rovers; /* Receiver Overruns */
  78. int tunders; /* Tranmitter underruns */
  80. uint8 *rcvbuf; /* Buffer for current rx packet */
  81. int32 rcvphys; /* Physical address of same, for DMA */
  82. uint8 *rcp; /* Pointer into rcvbuf for non-dma */
  83. uint16 bufsiz; /* Size of rcvbuf */
  84. uint16 rxcnt; /* Running count (non-DMA) */
  86. struct mbuf *sndq; /* Packets awaiting transmission */
  87. uint16 sndcnt; /* Number of packets on sndq */
  88. uint8 *sndbuf; /* Current buffer being transmitted */
  89. uint8 *tcp; /* Pointer into sndbuf for non-DMA */
  90. uint16 txcnt; /* Chars remaining to be sent (non-DMA) */
  91. int32 sndphys; /* Physical address of sndbuf, for DMA */
  92. uint8 tstate; /* Transmitter state */
  93. #define IDLE 0 /* Transmitter off, no data pending */
  94. #define ACTIVE 1 /* Transmitter on, sending data */
  95. #define UNDERRUN 2 /* Transmitter on, flushing CRC */
  96. #define FLAGOUT 3 /* CRC sent - attempt to start next frame */
  97. #define DEFER 4  /* Receive Active - DEFER Transmit */
  98. #define ST_TXDELAY 5 /* Sending leading flags */
  99. #define CRCOUT 6
  100. uint8 rstate; /* Set when !DCD goes to 0 (TRUE) */
  101. /* Normal state is ACTIVE if Receive enabled */
  102. #define RXERROR 2 /* Error -- Aborting current Frame */
  103. #define RXABORT 3 /* ABORT sequence detected */
  104. #define TOOBIG 4 /* too large a frame to store */
  105. uint16 dev; /* Device number */
  106. uint16 base; /* Base of I/O registers */
  107. uint16 cardbase; /* Base address of card */
  108. uint16 stata; /* address of Channel A status regs */
  109. uint16 statb; /* address of Channel B status regs */
  110. uint16 speed; /* Line speed, bps */
  111. uint16 txdelay; /* Transmit Delay 10 ms/cnt */
  112. uint8 persist; /* Persistence (0-255) as a % */
  113. uint16 slotime; /* Delay to wait on persistence hit */
  114. uint16 squeldelay; /* Delay after XMTR OFF for squelch tail */
  115. struct iface *iface; /* Associated interface */
  116. uint8 dmachan; /* DMA channel for this port */
  117. int32 deftime; /* Time when xmit is enabled */
  118. };
  119. extern struct pichan Pichan[];
  121. #define OFF 0
  122. #define ON 1
  124. /* 8530 clock speed */
  125. #define XTAL ((long)3686400/2)  /* 32X clock constant */
  127. /* In pi.c: */
  128. INTERRUPT (far *(piint)(int dev))();
  130. /* In pivec.asm: */
  131. void mloop(void);
  132. void wrtscc(uint16 cbase,uint16 ctl,uint16 reg,uint16 word);
  133. uint8 rdscc(uint16 cbase,uint16 word,uint8 byte);
  134. INTERRUPT pi0vec(void);
  135. INTERRUPT pi1vec(void);
  136. INTERRUPT pi2vec(void);
  138. #endif /* PIMAX */