开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 嵌入式Linux > 查看源码
pxa-regs.h
资源名称：SBC-2410X_kernel.tar.gz　[点击查看]
上传用户：lgb322
上传日期：2013-02-24
资源大小：30529k
文件大小：61k
源码类别：

嵌入式Linux

开发平台：

Unix_Linux

pxa-regs.h：源码内容
  1. /*
  2.  *  linux/include/asm-arm/arch-pxa/pxa-regs.h
  3.  *  
  4.  *  Author: Nicolas Pitre
  5.  *  Created: Jun 15, 2001
  6.  *  Copyright: MontaVista Software Inc.
  7.  *  
  8.  * This program is free software; you can redistribute it and/or modify
  9.  * it under the terms of the GNU General Public License version 2 as
  10.  * published by the Free Software Foundation.
  11.  */
  14. // FIXME hack so that SA-1111.h will work [cb]
  16. #ifndef __ASSEMBLY__
  17. typedef unsigned short  Word16 ;
  18. typedef unsigned int    Word32 ;
  19. typedef Word32          Word ;
  20. typedef Word            Quad [4] ;
  21. typedef void            *Address ;
  22. typedef void            (*ExcpHndlr) (void) ;
  23. #endif
  25. /*
  26.  * PXA Chip selects
  27.  */
  29. #define PXA_CS0_PHYS 0x00000000
  30. #define PXA_CS1_PHYS 0x04000000
  31. #define PXA_CS2_PHYS 0x08000000
  32. #define PXA_CS3_PHYS 0x0C000000
  33. #define PXA_CS4_PHYS 0x10000000
  34. #define PXA_CS5_PHYS 0x14000000
  37. /*
  38.  * Personal Computer Memory Card International Association (PCMCIA) sockets
  39.  */
  41. #define PCMCIAPrtSp 0x04000000 /* PCMCIA Partition Space [byte]   */
  42. #define PCMCIASp (4*PCMCIAPrtSp) /* PCMCIA Space [byte]             */
  43. #define PCMCIAIOSp PCMCIAPrtSp /* PCMCIA I/O Space [byte]         */
  44. #define PCMCIAAttrSp PCMCIAPrtSp /* PCMCIA Attribute Space [byte]   */
  45. #define PCMCIAMemSp PCMCIAPrtSp /* PCMCIA Memory Space [byte]      */
  47. #define PCMCIA0Sp PCMCIASp /* PCMCIA 0 Space [byte]           */
  48. #define PCMCIA0IOSp PCMCIAIOSp /* PCMCIA 0 I/O Space [byte]       */
  49. #define PCMCIA0AttrSp PCMCIAAttrSp /* PCMCIA 0 Attribute Space [byte] */
  50. #define PCMCIA0MemSp PCMCIAMemSp /* PCMCIA 0 Memory Space [byte]    */
  52. #define PCMCIA1Sp PCMCIASp /* PCMCIA 1 Space [byte]           */
  53. #define PCMCIA1IOSp PCMCIAIOSp /* PCMCIA 1 I/O Space [byte]       */
  54. #define PCMCIA1AttrSp PCMCIAAttrSp /* PCMCIA 1 Attribute Space [byte] */
  55. #define PCMCIA1MemSp PCMCIAMemSp /* PCMCIA 1 Memory Space [byte]    */
  57. #define _PCMCIA(Nb)          /* PCMCIA [0..1]                   */ 
  58.                  (0x20000000 + (Nb)*PCMCIASp)
  59. #define _PCMCIAIO(Nb) _PCMCIA (Nb) /* PCMCIA I/O [0..1]               */
  60. #define _PCMCIAAttr(Nb)          /* PCMCIA Attribute [0..1]         */ 
  61.                  (_PCMCIA (Nb) + 2*PCMCIAPrtSp)
  62. #define _PCMCIAMem(Nb)          /* PCMCIA Memory [0..1]            */ 
  63.                  (_PCMCIA (Nb) + 3*PCMCIAPrtSp)
  65. #define _PCMCIA0 _PCMCIA (0) /* PCMCIA 0                        */
  66. #define _PCMCIA0IO _PCMCIAIO (0) /* PCMCIA 0 I/O                    */
  67. #define _PCMCIA0Attr _PCMCIAAttr (0) /* PCMCIA 0 Attribute              */
  68. #define _PCMCIA0Mem _PCMCIAMem (0) /* PCMCIA 0 Memory                 */
  70. #define _PCMCIA1 _PCMCIA (1) /* PCMCIA 1                        */
  71. #define _PCMCIA1IO _PCMCIAIO (1) /* PCMCIA 1 I/O                    */
  72. #define _PCMCIA1Attr _PCMCIAAttr (1) /* PCMCIA 1 Attribute              */
  73. #define _PCMCIA1Mem _PCMCIAMem (1) /* PCMCIA 1 Memory                 */
  77. /*
  78.  * DMA Controller
  79.  */
  81. #define DCSR0 __REG(0x40000000)  /* DMA Control / Status Register for Channel 0 */
  82. #define DCSR1 __REG(0x40000004)  /* DMA Control / Status Register for Channel 1 */
  83. #define DCSR2 __REG(0x40000008)  /* DMA Control / Status Register for Channel 2 */
  84. #define DCSR3 __REG(0x4000000c)  /* DMA Control / Status Register for Channel 3 */
  85. #define DCSR4 __REG(0x40000010)  /* DMA Control / Status Register for Channel 4 */
  86. #define DCSR5 __REG(0x40000014)  /* DMA Control / Status Register for Channel 5 */
  87. #define DCSR6 __REG(0x40000018)  /* DMA Control / Status Register for Channel 6 */
  88. #define DCSR7 __REG(0x4000001c)  /* DMA Control / Status Register for Channel 7 */
  89. #define DCSR8 __REG(0x40000020)  /* DMA Control / Status Register for Channel 8 */
  90. #define DCSR9 __REG(0x40000024)  /* DMA Control / Status Register for Channel 9 */
  91. #define DCSR10 __REG(0x40000028)  /* DMA Control / Status Register for Channel 10 */
  92. #define DCSR11 __REG(0x4000002c)  /* DMA Control / Status Register for Channel 11 */
  93. #define DCSR12 __REG(0x40000030)  /* DMA Control / Status Register for Channel 12 */
  94. #define DCSR13 __REG(0x40000034)  /* DMA Control / Status Register for Channel 13 */
  95. #define DCSR14 __REG(0x40000038)  /* DMA Control / Status Register for Channel 14 */
  96. #define DCSR15 __REG(0x4000003c)  /* DMA Control / Status Register for Channel 15 */
  98. #define DCSR(x) __REG2(0x40000000, (x) << 2)
  100. #define DCSR_RUN (1 << 31) /* Run Bit (read / write) */
  101. #define DCSR_NODESC (1 << 30) /* No-Descriptor Fetch (read / write) */
  102. #define DCSR_STOPIRQEN (1 << 29) /* Stop Interrupt Enable (read / write) */
  103. #define DCSR_REQPEND (1 << 8) /* Request Pending (read-only) */
  104. #define DCSR_STOPSTATE (1 << 3) /* Stop State (read-only) */
  105. #define DCSR_ENDINTR (1 << 2) /* End Interrupt (read / write) */
  106. #define DCSR_STARTINTR (1 << 1) /* Start Interrupt (read / write) */
  107. #define DCSR_BUSERR (1 << 0) /* Bus Error Interrupt (read / write) */
  109. #define DINT __REG(0x400000f0)  /* DMA Interrupt Register */
  111. #define DRCMR0 __REG(0x40000100)  /* Request to Channel Map Register for DREQ 0 */
  112. #define DRCMR1 __REG(0x40000104)  /* Request to Channel Map Register for DREQ 1 */
  113. #define DRCMR2 __REG(0x40000108)  /* Request to Channel Map Register for I2S receive Request */
  114. #define DRCMR3 __REG(0x4000010c)  /* Request to Channel Map Register for I2S transmit Request */
  115. #define DRCMR4 __REG(0x40000110)  /* Request to Channel Map Register for BTUART receive Request */
  116. #define DRCMR5 __REG(0x40000114)  /* Request to Channel Map Register for BTUART transmit Request. */
  117. #define DRCMR6 __REG(0x40000118)  /* Request to Channel Map Register for FFUART receive Request */
  118. #define DRCMR7 __REG(0x4000011c)  /* Request to Channel Map Register for FFUART transmit Request */
  119. #define DRCMR8 __REG(0x40000120)  /* Request to Channel Map Register for AC97 microphone Request */
  120. #define DRCMR9 __REG(0x40000124)  /* Request to Channel Map Register for AC97 modem receive Request */
  121. #define DRCMR10 __REG(0x40000128)  /* Request to Channel Map Register for AC97 modem transmit Request */
  122. #define DRCMR11 __REG(0x4000012c)  /* Request to Channel Map Register for AC97 audio receive Request */
  123. #define DRCMR12 __REG(0x40000130)  /* Request to Channel Map Register for AC97 audio transmit Request */
  124. #define DRCMR13 __REG(0x40000134)  /* Request to Channel Map Register for SSP receive Request */
  125. #define DRCMR14 __REG(0x40000138)  /* Request to Channel Map Register for SSP transmit Request */
  126. #define DRCMR15 __REG(0x4000013c)  /* Reserved */
  127. #define DRCMR16 __REG(0x40000140)  /* Reserved */
  128. #define DRCMR17 __REG(0x40000144)  /* Request to Channel Map Register for ICP receive Request */
  129. #define DRCMR18 __REG(0x40000148)  /* Request to Channel Map Register for ICP transmit Request */
  130. #define DRCMR19 __REG(0x4000014c)  /* Request to Channel Map Register for STUART receive Request */
  131. #define DRCMR20 __REG(0x40000150)  /* Request to Channel Map Register for STUART transmit Request */
  132. #define DRCMR21 __REG(0x40000154)  /* Request to Channel Map Register for MMC receive Request */
  133. #define DRCMR22 __REG(0x40000158)  /* Request to Channel Map Register for MMC transmit Request */
  134. #define DRCMR23 __REG(0x4000015c)  /* Reserved */
  135. #define DRCMR24 __REG(0x40000160)  /* Reserved */
  136. #define DRCMR25 __REG(0x40000164)  /* Request to Channel Map Register for USB endpoint 1 Request */
  137. #define DRCMR26 __REG(0x40000168)  /* Request to Channel Map Register for USB endpoint 2 Request */
  138. #define DRCMR27 __REG(0x4000016C)  /* Request to Channel Map Register for USB endpoint 3 Request */
  139. #define DRCMR28 __REG(0x40000170)  /* Request to Channel Map Register for USB endpoint 4 Request */
  140. #define DRCMR29 __REG(0x40000174)  /* Reserved */
  141. #define DRCMR30 __REG(0x40000178)  /* Request to Channel Map Register for USB endpoint 6 Request */
  142. #define DRCMR31 __REG(0x4000017C)  /* Request to Channel Map Register for USB endpoint 7 Request */
  143. #define DRCMR32 __REG(0x40000180)  /* Request to Channel Map Register for USB endpoint 8 Request */
  144. #define DRCMR33 __REG(0x40000184)  /* Request to Channel Map Register for USB endpoint 9 Request */
  145. #define DRCMR34 __REG(0x40000188)  /* Reserved */
  146. #define DRCMR35 __REG(0x4000018C)  /* Request to Channel Map Register for USB endpoint 11 Request */
  147. #define DRCMR36 __REG(0x40000190)  /* Request to Channel Map Register for USB endpoint 12 Request */
  148. #define DRCMR37 __REG(0x40000194)  /* Request to Channel Map Register for USB endpoint 13 Request */
  149. #define DRCMR38 __REG(0x40000198)  /* Request to Channel Map Register for USB endpoint 14 Request */
  150. #define DRCMR39 __REG(0x4000019C)  /* Reserved */
  152. #define DRCMRRXSADR DRCMR2
  153. #define DRCMRTXSADR DRCMR3
  154. #define DRCMRRXBTRBR DRCMR4
  155. #define DRCMRTXBTTHR DRCMR5
  156. #define DRCMRRXFFRBR DRCMR6
  157. #define DRCMRTXFFTHR DRCMR7
  158. #define DRCMRRXMCDR DRCMR8
  159. #define DRCMRRXMODR DRCMR9
  160. #define DRCMRTXMODR DRCMR10
  161. #define DRCMRRXPCDR DRCMR11
  162. #define DRCMRTXPCDR DRCMR12
  163. #define DRCMRRXSSDR DRCMR13
  164. #define DRCMRTXSSDR DRCMR14
  165. #define DRCMRRXICDR DRCMR17
  166. #define DRCMRTXICDR DRCMR18
  167. #define DRCMRRXSTRBR DRCMR19
  168. #define DRCMRTXSTTHR DRCMR20
  169. #define DRCMRRXMMC DRCMR21
  170. #define DRCMRTXMMC DRCMR22
  172. #define DRCMR_MAPVLD (1 << 7) /* Map Valid (read / write) */
  173. #define DRCMR_CHLNUM 0x0f /* mask for Channel Number (read / write) */
  175. #define DDADR0 __REG(0x40000200)  /* DMA Descriptor Address Register Channel 0 */
  176. #define DSADR0 __REG(0x40000204)  /* DMA Source Address Register Channel 0 */
  177. #define DTADR0 __REG(0x40000208)  /* DMA Target Address Register Channel 0 */
  178. #define DCMD0 __REG(0x4000020c)  /* DMA Command Address Register Channel 0 */
  179. #define DDADR1 __REG(0x40000210)  /* DMA Descriptor Address Register Channel 1 */
  180. #define DSADR1 __REG(0x40000214)  /* DMA Source Address Register Channel 1 */
  181. #define DTADR1 __REG(0x40000218)  /* DMA Target Address Register Channel 1 */
  182. #define DCMD1 __REG(0x4000021c)  /* DMA Command Address Register Channel 1 */
  183. #define DDADR2 __REG(0x40000220)  /* DMA Descriptor Address Register Channel 2 */
  184. #define DSADR2 __REG(0x40000224)  /* DMA Source Address Register Channel 2 */
  185. #define DTADR2 __REG(0x40000228)  /* DMA Target Address Register Channel 2 */
  186. #define DCMD2 __REG(0x4000022c)  /* DMA Command Address Register Channel 2 */
  187. #define DDADR3 __REG(0x40000230)  /* DMA Descriptor Address Register Channel 3 */
  188. #define DSADR3 __REG(0x40000234)  /* DMA Source Address Register Channel 3 */
  189. #define DTADR3 __REG(0x40000238)  /* DMA Target Address Register Channel 3 */
  190. #define DCMD3 __REG(0x4000023c)  /* DMA Command Address Register Channel 3 */
  191. #define DDADR4 __REG(0x40000240)  /* DMA Descriptor Address Register Channel 4 */
  192. #define DSADR4 __REG(0x40000244)  /* DMA Source Address Register Channel 4 */
  193. #define DTADR4 __REG(0x40000248)  /* DMA Target Address Register Channel 4 */
  194. #define DCMD4 __REG(0x4000024c)  /* DMA Command Address Register Channel 4 */
  195. #define DDADR5 __REG(0x40000250)  /* DMA Descriptor Address Register Channel 5 */
  196. #define DSADR5 __REG(0x40000254)  /* DMA Source Address Register Channel 5 */
  197. #define DTADR5 __REG(0x40000258)  /* DMA Target Address Register Channel 5 */
  198. #define DCMD5 __REG(0x4000025c)  /* DMA Command Address Register Channel 5 */
  199. #define DDADR6 __REG(0x40000260)  /* DMA Descriptor Address Register Channel 6 */
  200. #define DSADR6 __REG(0x40000264)  /* DMA Source Address Register Channel 6 */
  201. #define DTADR6 __REG(0x40000268)  /* DMA Target Address Register Channel 6 */
  202. #define DCMD6 __REG(0x4000026c)  /* DMA Command Address Register Channel 6 */
  203. #define DDADR7 __REG(0x40000270)  /* DMA Descriptor Address Register Channel 7 */
  204. #define DSADR7 __REG(0x40000274)  /* DMA Source Address Register Channel 7 */
  205. #define DTADR7 __REG(0x40000278)  /* DMA Target Address Register Channel 7 */
  206. #define DCMD7 __REG(0x4000027c)  /* DMA Command Address Register Channel 7 */
  207. #define DDADR8 __REG(0x40000280)  /* DMA Descriptor Address Register Channel 8 */
  208. #define DSADR8 __REG(0x40000284)  /* DMA Source Address Register Channel 8 */
  209. #define DTADR8 __REG(0x40000288)  /* DMA Target Address Register Channel 8 */
  210. #define DCMD8 __REG(0x4000028c)  /* DMA Command Address Register Channel 8 */
  211. #define DDADR9 __REG(0x40000290)  /* DMA Descriptor Address Register Channel 9 */
  212. #define DSADR9 __REG(0x40000294)  /* DMA Source Address Register Channel 9 */
  213. #define DTADR9 __REG(0x40000298)  /* DMA Target Address Register Channel 9 */
  214. #define DCMD9 __REG(0x4000029c)  /* DMA Command Address Register Channel 9 */
  215. #define DDADR10 __REG(0x400002a0)  /* DMA Descriptor Address Register Channel 10 */
  216. #define DSADR10 __REG(0x400002a4)  /* DMA Source Address Register Channel 10 */
  217. #define DTADR10 __REG(0x400002a8)  /* DMA Target Address Register Channel 10 */
  218. #define DCMD10 __REG(0x400002ac)  /* DMA Command Address Register Channel 10 */
  219. #define DDADR11 __REG(0x400002b0)  /* DMA Descriptor Address Register Channel 11 */
  220. #define DSADR11 __REG(0x400002b4)  /* DMA Source Address Register Channel 11 */
  221. #define DTADR11 __REG(0x400002b8)  /* DMA Target Address Register Channel 11 */
  222. #define DCMD11 __REG(0x400002bc)  /* DMA Command Address Register Channel 11 */
  223. #define DDADR12 __REG(0x400002c0)  /* DMA Descriptor Address Register Channel 12 */
  224. #define DSADR12 __REG(0x400002c4)  /* DMA Source Address Register Channel 12 */
  225. #define DTADR12 __REG(0x400002c8)  /* DMA Target Address Register Channel 12 */
  226. #define DCMD12 __REG(0x400002cc)  /* DMA Command Address Register Channel 12 */
  227. #define DDADR13 __REG(0x400002d0)  /* DMA Descriptor Address Register Channel 13 */
  228. #define DSADR13 __REG(0x400002d4)  /* DMA Source Address Register Channel 13 */
  229. #define DTADR13 __REG(0x400002d8)  /* DMA Target Address Register Channel 13 */
  230. #define DCMD13 __REG(0x400002dc)  /* DMA Command Address Register Channel 13 */
  231. #define DDADR14 __REG(0x400002e0)  /* DMA Descriptor Address Register Channel 14 */
  232. #define DSADR14 __REG(0x400002e4)  /* DMA Source Address Register Channel 14 */
  233. #define DTADR14 __REG(0x400002e8)  /* DMA Target Address Register Channel 14 */
  234. #define DCMD14 __REG(0x400002ec)  /* DMA Command Address Register Channel 14 */
  235. #define DDADR15 __REG(0x400002f0)  /* DMA Descriptor Address Register Channel 15 */
  236. #define DSADR15 __REG(0x400002f4)  /* DMA Source Address Register Channel 15 */
  237. #define DTADR15 __REG(0x400002f8)  /* DMA Target Address Register Channel 15 */
  238. #define DCMD15 __REG(0x400002fc)  /* DMA Command Address Register Channel 15 */
  240. #define DDADR(x) __REG2(0x40000200, (x) << 4)
  241. #define DSADR(x) __REG2(0x40000204, (x) << 4)
  242. #define DTADR(x) __REG2(0x40000208, (x) << 4)
  243. #define DCMD(x) __REG2(0x4000020c, (x) << 4)
  245. #define DDADR_DESCADDR 0xfffffff0 /* Address of next descriptor (mask) */
  246. #define DDADR_STOP (1 << 0) /* Stop (read / write) */
  248. #define DCMD_INCSRCADDR (1 << 31) /* Source Address Increment Setting. */
  249. #define DCMD_INCTRGADDR (1 << 30) /* Target Address Increment Setting. */
  250. #define DCMD_FLOWSRC (1 << 29) /* Flow Control by the source. */
  251. #define DCMD_FLOWTRG (1 << 28) /* Flow Control by the target. */
  252. #define DCMD_STARTIRQEN (1 << 22) /* Start Interrupt Enable */
  253. #define DCMD_ENDIRQEN (1 << 21) /* End Interrupt Enable */
  254. #define DCMD_ENDIAN (1 << 18) /* Device Endian-ness. */
  255. #define DCMD_BURST8 (1 << 16) /* 8 byte burst */
  256. #define DCMD_BURST16 (2 << 16) /* 16 byte burst */
  257. #define DCMD_BURST32 (3 << 16) /* 32 byte burst */
  258. #define DCMD_WIDTH1 (1 << 14) /* 1 byte width */
  259. #define DCMD_WIDTH2 (2 << 14) /* 2 byte width (HalfWord) */
  260. #define DCMD_WIDTH4 (3 << 14) /* 4 byte width (Word) */
  261. #define DCMD_LENGTH 0x01fff /* length mask (max = 8K - 1) */
  263. /* default combinations */
  264. #define DCMD_RXPCDR (DCMD_INCTRGADDR|DCMD_FLOWSRC|DCMD_BURST32|DCMD_WIDTH4)
  265. #define DCMD_RXMCDR (DCMD_INCTRGADDR|DCMD_FLOWSRC|DCMD_BURST32|DCMD_WIDTH4)
  266. #define DCMD_TXPCDR (DCMD_INCSRCADDR|DCMD_FLOWTRG|DCMD_BURST32|DCMD_WIDTH4)
  269. /*
  270.  * UARTs
  271.  */
  273. /* Full Function UART (FFUART) */
  274. #define FFUART FFRBR
  275. #define FFRBR __REG(0x40100000)  /* Receive Buffer Register (read only) */
  276. #define FFTHR __REG(0x40100000)  /* Transmit Holding Register (write only) */
  277. #define FFIER __REG(0x40100004)  /* Interrupt Enable Register (read/write) */
  278. #define FFIIR __REG(0x40100008)  /* Interrupt ID Register (read only) */
  279. #define FFFCR __REG(0x40100008)  /* FIFO Control Register (write only) */
  280. #define FFLCR __REG(0x4010000C)  /* Line Control Register (read/write) */
  281. #define FFMCR __REG(0x40100010)  /* Modem Control Register (read/write) */
  282. #define FFLSR __REG(0x40100014)  /* Line Status Register (read only) */
  283. #define FFMSR __REG(0x40100018)  /* Modem Status Register (read only) */
  284. #define FFSPR __REG(0x4010001C)  /* Scratch Pad Register (read/write) */
  285. #define FFISR __REG(0x40100020)  /* Infrared Selection Register (read/write) */
  286. #define FFDLL __REG(0x40100000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
  287. #define FFDLH __REG(0x40100004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
  289. /* Bluetooth UART (BTUART) */
  290. #define BTUART BTRBR
  291. #define BTRBR __REG(0x40200000)  /* Receive Buffer Register (read only) */
  292. #define BTTHR __REG(0x40200000)  /* Transmit Holding Register (write only) */
  293. #define BTIER __REG(0x40200004)  /* Interrupt Enable Register (read/write) */
  294. #define BTIIR __REG(0x40200008)  /* Interrupt ID Register (read only) */
  295. #define BTFCR __REG(0x40200008)  /* FIFO Control Register (write only) */
  296. #define BTLCR __REG(0x4020000C)  /* Line Control Register (read/write) */
  297. #define BTMCR __REG(0x40200010)  /* Modem Control Register (read/write) */
  298. #define BTLSR __REG(0x40200014)  /* Line Status Register (read only) */
  299. #define BTMSR __REG(0x40200018)  /* Modem Status Register (read only) */
  300. #define BTSPR __REG(0x4020001C)  /* Scratch Pad Register (read/write) */
  301. #define BTISR __REG(0x40200020)  /* Infrared Selection Register (read/write) */
  302. #define BTDLL __REG(0x40200000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
  303. #define BTDLH __REG(0x40200004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
  305. /* Standard UART (STUART) */
  306. #define STUART STRBR
  307. #define STRBR __REG(0x40700000)  /* Receive Buffer Register (read only) */
  308. #define STTHR __REG(0x40700000)  /* Transmit Holding Register (write only) */
  309. #define STIER __REG(0x40700004)  /* Interrupt Enable Register (read/write) */
  310. #define STIIR __REG(0x40700008)  /* Interrupt ID Register (read only) */
  311. #define STFCR __REG(0x40700008)  /* FIFO Control Register (write only) */
  312. #define STLCR __REG(0x4070000C)  /* Line Control Register (read/write) */
  313. #define STMCR __REG(0x40700010)  /* Modem Control Register (read/write) */
  314. #define STLSR __REG(0x40700014)  /* Line Status Register (read only) */
  315. #define STMSR __REG(0x40700018)  /* Reserved */
  316. #define STSPR __REG(0x4070001C)  /* Scratch Pad Register (read/write) */
  317. #define STISR __REG(0x40700020)  /* Infrared Selection Register (read/write) */
  318. #define STDLL __REG(0x40700000)  /* Divisor Latch Low Register (DLAB = 1) (read/write) */
  319. #define STDLH __REG(0x40700004)  /* Divisor Latch High Register (DLAB = 1) (read/write) */
  321. #define IER_DMAE (1 << 7) /* DMA Requests Enable */
  322. #define IER_UUE (1 << 6) /* UART Unit Enable */
  323. #define IER_NRZE (1 << 5) /* NRZ coding Enable */
  324. #define IER_RTIOE (1 << 4) /* Receiver Time Out Interrupt Enable */
  325. #define IER_MIE (1 << 3) /* Modem Interrupt Enable */
  326. #define IER_RLSE (1 << 2) /* Receiver Line Status Interrupt Enable */
  327. #define IER_TIE (1 << 1) /* Transmit Data request Interrupt Enable */
  328. #define IER_RAVIE (1 << 0) /* Receiver Data Available Interrupt Enable */
  330. #define IIR_FIFOES1 (1 << 7) /* FIFO Mode Enable Status */
  331. #define IIR_FIFOES0 (1 << 6) /* FIFO Mode Enable Status */
  332. #define IIR_TOD (1 << 3) /* Time Out Detected */
  333. #define IIR_IID2 (1 << 2) /* Interrupt Source Encoded */
  334. #define IIR_IID1 (1 << 1) /* Interrupt Source Encoded */
  335. #define IIR_IP (1 << 0) /* Interrupt Pending (active low) */
  337. #define FCR_ITL2 (1 << 7) /* Interrupt Trigger Level */
  338. #define FCR_ITL1 (1 << 6) /* Interrupt Trigger Level */
  339. #define FCR_RESETTF (1 << 2) /* Reset Transmitter FIFO */
  340. #define FCR_RESETRF (1 << 1) /* Reset Receiver FIFO */
  341. #define FCR_TRFIFOE (1 << 0) /* Transmit and Receive FIFO Enable */
  342. #define FCR_ITL_1 (0)
  343. #define FCR_ITL_8 (FCR_ITL1)
  344. #define FCR_ITL_16 (FCR_ITL2)
  345. #define FCR_ITL_32 (FCR_ITL2|FCR_ITL1)
  347. #define LCR_DLAB (1 << 7) /* Divisor Latch Access Bit */
  348. #define LCR_SB (1 << 6) /* Set Break */
  349. #define LCR_STKYP (1 << 5) /* Sticky Parity */
  350. #define LCR_EPS (1 << 4) /* Even Parity Select */
  351. #define LCR_PEN (1 << 3) /* Parity Enable */
  352. #define LCR_STB (1 << 2) /* Stop Bit */
  353. #define LCR_WLS1 (1 << 1) /* Word Length Select */
  354. #define LCR_WLS0 (1 << 0) /* Word Length Select */
  356. #define LSR_FIFOE (1 << 7) /* FIFO Error Status */
  357. #define LSR_TEMT (1 << 6) /* Transmitter Empty */
  358. #define LSR_TDRQ (1 << 5) /* Transmit Data Request */
  359. #define LSR_BI (1 << 4) /* Break Interrupt */
  360. #define LSR_FE (1 << 3) /* Framing Error */
  361. #define LSR_PE (1 << 2) /* Parity Error */
  362. #define LSR_OE (1 << 1) /* Overrun Error */
  363. #define LSR_DR (1 << 0) /* Data Ready */
  365. #define MCR_LOOP (1 << 4) */ 
  366. #define MCR_OUT2 (1 << 3) /* force MSR_DCD in loopback mode */
  367. #define MCR_OUT1 (1 << 2) /* force MSR_RI in loopback mode */
  368. #define MCR_RTS (1 << 1) /* Request to Send */
  369. #define MCR_DTR (1 << 0) /* Data Terminal Ready */
  371. #define MSR_DCD (1 << 7) /* Data Carrier Detect */
  372. #define MSR_RI (1 << 6) /* Ring Indicator */
  373. #define MSR_DSR (1 << 5) /* Data Set Ready */
  374. #define MSR_CTS (1 << 4) /* Clear To Send */
  375. #define MSR_DDCD (1 << 3) /* Delta Data Carrier Detect */
  376. #define MSR_TERI (1 << 2) /* Trailing Edge Ring Indicator */
  377. #define MSR_DDSR (1 << 1) /* Delta Data Set Ready */
  378. #define MSR_DCTS (1 << 0) /* Delta Clear To Send */
  380. /*
  381.  * IrSR (Infrared Selection Register)
  382.  */
  383. #define IrSR_OFFSET 0x20
  385. #define IrSR_RXPL_NEG_IS_ZERO (1<<4)
  386. #define IrSR_RXPL_POS_IS_ZERO 0x0
  387. #define IrSR_TXPL_NEG_IS_ZERO (1<<3)
  388. #define IrSR_TXPL_POS_IS_ZERO 0x0
  389. #define IrSR_XMODE_PULSE_1_6  (1<<2)
  390. #define IrSR_XMODE_PULSE_3_16 0x0
  391. #define IrSR_RCVEIR_IR_MODE   (1<<1)
  392. #define IrSR_RCVEIR_UART_MODE 0x0
  393. #define IrSR_XMITIR_IR_MODE   (1<<0)
  394. #define IrSR_XMITIR_UART_MODE 0x0
  396. #define IrSR_IR_RECEIVE_ON (
  397.                 IrSR_RXPL_NEG_IS_ZERO | 
  398.                 IrSR_TXPL_POS_IS_ZERO | 
  399.                 IrSR_XMODE_PULSE_3_16 | 
  400.                 IrSR_RCVEIR_IR_MODE   | 
  401.                 IrSR_XMITIR_UART_MODE)
  403. #define IrSR_IR_TRANSMIT_ON (
  404.                 IrSR_RXPL_NEG_IS_ZERO | 
  405.                 IrSR_TXPL_POS_IS_ZERO | 
  406.                 IrSR_XMODE_PULSE_3_16 | 
  407.                 IrSR_RCVEIR_UART_MODE | 
  408.                 IrSR_XMITIR_IR_MODE)
  410. /*
  411.  * I2C registers
  412.  */
  414. #define IBMR __REG(0x40301680)  /* I2C Bus Monitor Register - IBMR */
  415. #define IDBR __REG(0x40301688)  /* I2C Data Buffer Register - IDBR */
  416. #define ICR __REG(0x40301690)  /* I2C Control Register - ICR */
  417. #define ISR __REG(0x40301698)  /* I2C Status Register - ISR */
  418. #define ISAR __REG(0x403016A0)  /* I2C Slave Address Register - ISAR */
  420. /* ----- Control register bits ---------------------------------------- */
  422. #define ICR_START 0x1 /* start bit */
  423. #define ICR_STOP 0x2 /* stop bit */
  424. #define ICR_ACKNAK 0x4 /* send ACK(0) or NAK(1) */
  425. #define ICR_TB 0x8  /* transfer byte bit */
  426. #define ICR_MA 0x10 /* master abort */
  427. #define ICR_SCLE 0x20 /* master clock enable */
  428. #define ICR_IUE 0x40 /* unit enable */
  429. #define ICR_GCD 0x80 /* general call disable */
  430. #define ICR_ITEIE 0x100 /* enable tx interrupts */
  431. #define ICR_IRFIE 0x200 /* enable rx interrupts */
  432. #define ICR_BEIE 0x400 /* enable bus error ints */
  433. #define ICR_SSDIE 0x800 /* slave STOP detected int enable */
  434. #define ICR_ALDIE 0x1000   /* enable arbitration interrupt */
  435. #define ICR_SADIE 0x2000 /* slave address detected int enable */
  436. #define ICR_UR 0x4000 /* unit reset */
  438. /* ----- Status register bits ----------------------------------------- */
  440. #define ISR_RWM         0x1 /* read/write mode */
  441. #define ISR_ACKNAK      0x2 /* ack/nak status */
  442. #define ISR_UB          0x4 /* unit busy */
  443. #define ISR_IBB         0x8 /* bus busy */
  444. #define ISR_SSD         0x10 /* slave stop detected */
  445. #define ISR_ALD         0x20 /* arbitration loss detected */
  446. #define ISR_ITE         0x40            /* tx buffer empty */
  447. #define ISR_IRF         0x80            /* rx buffer full */
  448. #define ISR_GCAD        0x100 /* general call address detected */
  449. #define ISR_SAD         0x200 /* slave address detected */
  450. #define ISR_BED         0x400           /* bus error no ACK/NAK */
  452. /*
  453.  * Serial Audio Controller
  454.  */
  457. /* FIXME the audio defines collide w/ the SA1111 defines.  I don't like these
  458.  * short defines because there is too much chance of namespace collision */
  460. //#define SACR0 __REG(0x40400000)  /* Global Control Register */
  461. //#define SACR1 __REG(0x40400004)  /* Serial Audio I 2 S/MSB-Justified Control Register */
  462. //#define SASR0 __REG(0x4040000C)  /* Serial Audio I 2 S/MSB-Justified Interface and FIFO Status Register */
  463. //#define SAIMR __REG(0x40400014)  /* Serial Audio Interrupt Mask Register */
  464. //#define SAICR __REG(0x40400018)  /* Serial Audio Interrupt Clear Register */
  465. //#define SADIV __REG(0x40400060)  /* Audio Clock Divider Register. */
  466. //#define SADR __REG(0x40400080)  /* Serial Audio Data Register (TX and RX FIFO access Register). */
  469. /*
  470.  * AC97 Controller registers
  471.  */
  473. #define POCR __REG(0x40500000)  /* PCM Out Control Register */
  474. #define POCR_FEIE (1 << 3) /* FIFO Error Interrupt Enable */
  476. #define PICR __REG(0x40500004)  /* PCM In Control Register */
  477. #define PICR_FEIE (1 << 3) /* FIFO Error Interrupt Enable */
  479. #define MCCR __REG(0x40500008)  /* Mic In Control Register */
  480. #define MCCR_FEIE (1 << 3) /* FIFO Error Interrupt Enable */
  482. #define GCR __REG(0x4050000C)  /* Global Control Register */
  483. #define GCR_CDONE_IE (1 << 19) /* Command Done Interrupt Enable */
  484. #define GCR_SDONE_IE (1 << 18) /* Status Done Interrupt Enable */
  485. #define GCR_SECRDY_IEN (1 << 9) /* Secondary Ready Interrupt Enable */
  486. #define GCR_PRIRDY_IEN (1 << 8) /* Primary Ready Interrupt Enable */
  487. #define GCR_SECRES_IEN (1 << 5) /* Secondary Resume Interrupt Enable */
  488. #define GCR_PRIRES_IEN (1 << 4) /* Primary Resume Interrupt Enable */
  489. #define GCR_ACLINK_OFF (1 << 3) /* AC-link Shut Off */
  490. #define GCR_WARM_RST (1 << 2) /* AC97 Warm Reset */
  491. #define GCR_COLD_RST (1 << 1) /* AC'97 Cold Reset (0 = active) */
  492. #define GCR_GIE (1 << 0) /* Codec GPI Interrupt Enable */
  494. #define POSR __REG(0x40500010)  /* PCM Out Status Register */
  495. #define POSR_FIFOE (1 << 4) /* FIFO error */
  497. #define PISR __REG(0x40500014)  /* PCM In Status Register */
  498. #define PISR_FIFOE (1 << 4) /* FIFO error */
  500. #define MCSR __REG(0x40500018)  /* Mic In Status Register */
  501. #define MCSR_FIFOE (1 << 4) /* FIFO error */
  503. #define GSR __REG(0x4050001C)  /* Global Status Register */
  504. #define GSR_CDONE (1 << 19) /* Command Done */
  505. #define GSR_SDONE (1 << 18) /* Status Done */
  506. #define GSR_RDCS (1 << 15) /* Read Completion Status */
  507. #define GSR_BIT3SLT12 (1 << 14) /* Bit 3 of slot 12 */
  508. #define GSR_BIT2SLT12 (1 << 13) /* Bit 2 of slot 12 */
  509. #define GSR_BIT1SLT12 (1 << 12) /* Bit 1 of slot 12 */
  510. #define GSR_SECRES (1 << 11) /* Secondary Resume Interrupt */
  511. #define GSR_PRIRES (1 << 10) /* Primary Resume Interrupt */
  512. #define GSR_SCR (1 << 9) /* Secondary Codec Ready */
  513. #define GSR_PCR (1 << 8) /*  Primary Codec Ready */
  514. #define GSR_MINT (1 << 7) /* Mic In Interrupt */
  515. #define GSR_POINT (1 << 6) /* PCM Out Interrupt */
  516. #define GSR_PIINT (1 << 5) /* PCM In Interrupt */
  517. #define GSR_MOINT (1 << 2) /* Modem Out Interrupt */
  518. #define GSR_MIINT (1 << 1) /* Modem In Interrupt */
  519. #define GSR_GSCI (1 << 0) /* Codec GPI Status Change Interrupt */
  521. #define CAR __REG(0x40500020)  /* CODEC Access Register */
  522. #define CAR_CAIP (1 << 0) /* Codec Access In Progress */
  524. #define PCDR __REG(0x40500040)  /* PCM FIFO Data Register */
  525. #define MCDR __REG(0x40500060)  /* Mic-in FIFO Data Register */
  527. #define MOCR __REG(0x40500100)  /* Modem Out Control Register */
  528. #define MOCR_FEIE (1 << 3) /* FIFO Error */
  530. #define MICR __REG(0x40500108)  /* Modem In Control Register */
  531. #define MICR_FEIE (1 << 3) /* FIFO Error */
  533. #define MOSR __REG(0x40500110)  /* Modem Out Status Register */
  534. #define MOSR_FIFOE (1 << 4) /* FIFO error */
  536. #define MISR __REG(0x40500118)  /* Modem In Status Register */
  537. #define MISR_FIFOE (1 << 4) /* FIFO error */
  539. #define MODR __REG(0x40500140)  /* Modem FIFO Data Register */
  541. #define PAC_REG_BASE __REG(0x40500200)  /* Primary Audio Codec */
  542. #define SAC_REG_BASE __REG(0x40500300)  /* Secondary Audio Codec */
  543. #define PMC_REG_BASE __REG(0x40500400)  /* Primary Modem Codec */
  544. #define SMC_REG_BASE __REG(0x40500500)  /* Secondary Modem Codec */
  547. /*
  548.  * USB Device Controller
  549.  */
  550. #define UDC_RES1 __REG(0x40600004)  /* UDC Undocumented - Reserved1 */
  551. #define UDC_RES2 __REG(0x40600008)  /* UDC Undocumented - Reserved2 */
  552. #define UDC_RES3 __REG(0x4060000C)  /* UDC Undocumented - Reserved3 */
  554. #define UDCCR __REG(0x40600000)  /* UDC Control Register */
  555. #define UDCCR_UDE (1 << 0) /* UDC enable */
  556. #define UDCCR_UDA (1 << 1) /* UDC active */
  557. #define UDCCR_RSM (1 << 2) /* Device resume */
  558. #define UDCCR_RESIR (1 << 3) /* Resume interrupt request */
  559. #define UDCCR_SUSIR (1 << 4) /* Suspend interrupt request */
  560. #define UDCCR_SRM (1 << 5) /* Suspend/resume interrupt mask */
  561. #define UDCCR_RSTIR (1 << 6) /* Reset interrupt request */
  562. #define UDCCR_REM (1 << 7) /* Reset interrupt mask */
  564. #define UDCCS0 __REG(0x40600010)  /* UDC Endpoint 0 Control/Status Register */
  565. #define UDCCS0_OPR (1 << 0) /* OUT packet ready */
  566. #define UDCCS0_IPR (1 << 1) /* IN packet ready */
  567. #define UDCCS0_FTF (1 << 2) /* Flush Tx FIFO */
  568. #define UDCCS0_DRWF (1 << 3) /* Device remote wakeup feature */
  569. #define UDCCS0_SST (1 << 4) /* Sent stall */
  570. #define UDCCS0_FST (1 << 5) /* Force stall */
  571. #define UDCCS0_RNE (1 << 6) /* Receive FIFO no empty */
  572. #define UDCCS0_SA (1 << 7) /* Setup active */
  574. /* Bulk IN - Endpoint 1,6,11 */
  575. #define UDCCS1 __REG(0x40600014)  /* UDC Endpoint 1 (IN) Control/Status Register */
  576. #define UDCCS6 __REG(0x40600028)  /* UDC Endpoint 6 (IN) Control/Status Register */
  577. #define UDCCS11 __REG(0x4060003C)  /* UDC Endpoint 11 (IN) Control/Status Register */
  579. #define UDCCS_BI_TFS (1 << 0) /* Transmit FIFO service */
  580. #define UDCCS_BI_TPC (1 << 1) /* Transmit packet complete */
  581. #define UDCCS_BI_FTF (1 << 2) /* Flush Tx FIFO */
  582. #define UDCCS_BI_TUR (1 << 3) /* Transmit FIFO underrun */
  583. #define UDCCS_BI_SST (1 << 4) /* Sent stall */
  584. #define UDCCS_BI_FST (1 << 5) /* Force stall */
  585. #define UDCCS_BI_TSP (1 << 7) /* Transmit short packet */
  587. /* Bulk OUT - Endpoint 2,7,12 */
  588. #define UDCCS2 __REG(0x40600018)  /* UDC Endpoint 2 (OUT) Control/Status Register */
  589. #define UDCCS7 __REG(0x4060002C)  /* UDC Endpoint 7 (OUT) Control/Status Register */
  590. #define UDCCS12 __REG(0x40600040)  /* UDC Endpoint 12 (OUT) Control/Status Register */
  592. #define UDCCS_BO_RFS (1 << 0) /* Receive FIFO service */
  593. #define UDCCS_BO_RPC (1 << 1) /* Receive packet complete */
  594. #define UDCCS_BO_DME (1 << 3) /* DMA enable */
  595. #define UDCCS_BO_SST (1 << 4) /* Sent stall */
  596. #define UDCCS_BO_FST (1 << 5) /* Force stall */
  597. #define UDCCS_BO_RNE (1 << 6) /* Receive FIFO not empty */
  598. #define UDCCS_BO_RSP (1 << 7) /* Receive short packet */
  600. /* Isochronous IN - Endpoint 3,8,13 */
  601. #define UDCCS3 __REG(0x4060001C)  /* UDC Endpoint 3 (IN) Control/Status Register */
  602. #define UDCCS8 __REG(0x40600030)  /* UDC Endpoint 8 (IN) Control/Status Register */
  603. #define UDCCS13 __REG(0x40600044)  /* UDC Endpoint 13 (IN) Control/Status Register */
  605. #define UDCCS_II_TFS (1 << 0) /* Transmit FIFO service */
  606. #define UDCCS_II_TPC (1 << 1) /* Transmit packet complete */
  607. #define UDCCS_II_FTF (1 << 2) /* Flush Tx FIFO */
  608. #define UDCCS_II_TUR (1 << 3) /* Transmit FIFO underrun */
  609. #define UDCCS_II_TSP (1 << 7) /* Transmit short packet */
  611. /* Isochronous OUT - Endpoint 4,9,14 */
  612. #define UDCCS4 __REG(0x40600020)  /* UDC Endpoint 4 (OUT) Control/Status Register */
  613. #define UDCCS9 __REG(0x40600034)  /* UDC Endpoint 9 (OUT) Control/Status Register */
  614. #define UDCCS14 __REG(0x40600048)  /* UDC Endpoint 14 (OUT) Control/Status Register */
  616. #define UDCCS_IO_RFS (1 << 0) /* Receive FIFO service */
  617. #define UDCCS_IO_RPC (1 << 1) /* Receive packet complete */
  618. #define UDCCS_IO_ROF (1 << 3) /* Receive overflow */
  619. #define UDCCS_IO_DME (1 << 3) /* DMA enable */
  620. #define UDCCS_IO_RNE (1 << 6) /* Receive FIFO not empty */
  621. #define UDCCS_IO_RSP (1 << 7) /* Receive short packet */
  623. /* Interrupt IN - Endpoint 5,10,15 */
  624. #define UDCCS5 __REG(0x40600024)  /* UDC Endpoint 5 (Interrupt) Control/Status Register */
  625. #define UDCCS10 __REG(0x40600038)  /* UDC Endpoint 10 (Interrupt) Control/Status Register */
  626. #define UDCCS15 __REG(0x4060004C)  /* UDC Endpoint 15 (Interrupt) Control/Status Register */
  628. #define UDCCS_INT_TFS (1 << 0) /* Transmit FIFO service */
  629. #define UDCCS_INT_TPC (1 << 1) /* Transmit packet complete */
  630. #define UDCCS_INT_FTF (1 << 2) /* Flush Tx FIFO */
  631. #define UDCCS_INT_TUR (1 << 3) /* Transmit FIFO underrun */
  632. #define UDCCS_INT_SST (1 << 4) /* Sent stall */
  633. #define UDCCS_INT_FST (1 << 5) /* Force stall */
  634. #define UDCCS_INT_TSP (1 << 7) /* Transmit short packet */
  636. #define UFNRH __REG(0x40600060)  /* UDC Frame Number Register High */
  637. #define UFNRL __REG(0x40600064)  /* UDC Frame Number Register Low */
  638. #define UBCR2 __REG(0x40600068)  /* UDC Byte Count Reg 2 */
  639. #define UBCR4 __REG(0x4060006c)  /* UDC Byte Count Reg 4 */
  640. #define UBCR7 __REG(0x40600070)  /* UDC Byte Count Reg 7 */
  641. #define UBCR9 __REG(0x40600074)  /* UDC Byte Count Reg 9 */
  642. #define UBCR12 __REG(0x40600078)  /* UDC Byte Count Reg 12 */
  643. #define UBCR14 __REG(0x4060007c)  /* UDC Byte Count Reg 14 */
  644. #define UDDR0 __REG(0x40600080)  /* UDC Endpoint 0 Data Register */
  645. #define UDDR1 __REG(0x40600100)  /* UDC Endpoint 1 Data Register */
  646. #define UDDR2 __REG(0x40600180)  /* UDC Endpoint 2 Data Register */
  647. #define UDDR3 __REG(0x40600200)  /* UDC Endpoint 3 Data Register */
  648. #define UDDR4 __REG(0x40600400)  /* UDC Endpoint 4 Data Register */
  649. #define UDDR5 __REG(0x406000A0)  /* UDC Endpoint 5 Data Register */
  650. #define UDDR6 __REG(0x40600600)  /* UDC Endpoint 6 Data Register */
  651. #define UDDR7 __REG(0x40600680)  /* UDC Endpoint 7 Data Register */
  652. #define UDDR8 __REG(0x40600700)  /* UDC Endpoint 8 Data Register */
  653. #define UDDR9 __REG(0x40600900)  /* UDC Endpoint 9 Data Register */
  654. #define UDDR10 __REG(0x406000C0)  /* UDC Endpoint 10 Data Register */
  655. #define UDDR11 __REG(0x40600B00)  /* UDC Endpoint 11 Data Register */
  656. #define UDDR12 __REG(0x40600B80)  /* UDC Endpoint 12 Data Register */
  657. #define UDDR13 __REG(0x40600C00)  /* UDC Endpoint 13 Data Register */
  658. #define UDDR14 __REG(0x40600E00)  /* UDC Endpoint 14 Data Register */
  659. #define UDDR15 __REG(0x406000E0)  /* UDC Endpoint 15 Data Register */
  661. #define UICR0 __REG(0x40600050)  /* UDC Interrupt Control Register 0 */
  663. #define UICR0_IM0 (1 << 0) /* Interrupt mask ep 0 */
  664. #define UICR0_IM1 (1 << 1) /* Interrupt mask ep 1 */
  665. #define UICR0_IM2 (1 << 2) /* Interrupt mask ep 2 */
  666. #define UICR0_IM3 (1 << 3) /* Interrupt mask ep 3 */
  667. #define UICR0_IM4 (1 << 4) /* Interrupt mask ep 4 */
  668. #define UICR0_IM5 (1 << 5) /* Interrupt mask ep 5 */
  669. #define UICR0_IM6 (1 << 6) /* Interrupt mask ep 6 */
  670. #define UICR0_IM7 (1 << 7) /* Interrupt mask ep 7 */
  672. #define UICR1 __REG(0x40600054)  /* UDC Interrupt Control Register 1 */
  674. #define UICR1_IM8 (1 << 0) /* Interrupt mask ep 8 */
  675. #define UICR1_IM9 (1 << 1) /* Interrupt mask ep 9 */
  676. #define UICR1_IM10 (1 << 2) /* Interrupt mask ep 10 */
  677. #define UICR1_IM11 (1 << 3) /* Interrupt mask ep 11 */
  678. #define UICR1_IM12 (1 << 4) /* Interrupt mask ep 12 */
  679. #define UICR1_IM13 (1 << 5) /* Interrupt mask ep 13 */
  680. #define UICR1_IM14 (1 << 6) /* Interrupt mask ep 14 */
  681. #define UICR1_IM15 (1 << 7) /* Interrupt mask ep 15 */
  683. #define USIR0 __REG(0x40600058)  /* UDC Status Interrupt Register 0 */
  685. #define USIR0_IR0 (1 << 0) /* Interrup request ep 0 */
  686. #define USIR0_IR1 (1 << 1) /* Interrup request ep 1 */
  687. #define USIR0_IR2 (1 << 2) /* Interrup request ep 2 */
  688. #define USIR0_IR3 (1 << 3) /* Interrup request ep 3 */
  689. #define USIR0_IR4 (1 << 4) /* Interrup request ep 4 */
  690. #define USIR0_IR5 (1 << 5) /* Interrup request ep 5 */
  691. #define USIR0_IR6 (1 << 6) /* Interrup request ep 6 */
  692. #define USIR0_IR7 (1 << 7) /* Interrup request ep 7 */
  694. #define USIR1 __REG(0x4060005C)  /* UDC Status Interrupt Register 1 */
  696. #define USIR1_IR8 (1 << 0) /* Interrup request ep 8 */
  697. #define USIR1_IR9 (1 << 1) /* Interrup request ep 9 */
  698. #define USIR1_IR10 (1 << 2) /* Interrup request ep 10 */
  699. #define USIR1_IR11 (1 << 3) /* Interrup request ep 11 */
  700. #define USIR1_IR12 (1 << 4) /* Interrup request ep 12 */
  701. #define USIR1_IR13 (1 << 5) /* Interrup request ep 13 */
  702. #define USIR1_IR14 (1 << 6) /* Interrup request ep 14 */
  703. #define USIR1_IR15 (1 << 7) /* Interrup request ep 15 */
  706. /*
  707.  * Fast Infrared Communication Port
  708.  */
  710. #define ICCR0 __REG(0x40800000)  /* ICP Control Register 0 */
  711. #define ICCR1 __REG(0x40800004)  /* ICP Control Register 1 */
  712. #define ICCR2 __REG(0x40800008)  /* ICP Control Register 2 */
  713. #define ICDR __REG(0x4080000c)  /* ICP Data Register */
  714. #define ICSR0 __REG(0x40800014)  /* ICP Status Register 0 */
  715. #define ICSR1 __REG(0x40800018)  /* ICP Status Register 1 */
  718. /*
  719.  * Real Time Clock
  720.  */
  722. #define RCNR __REG(0x40900000)  /* RTC Count Register */
  723. #define RTAR __REG(0x40900004)  /* RTC Alarm Register */
  724. #define RTSR __REG(0x40900008)  /* RTC Status Register */
  725. #define RTTR __REG(0x4090000C)  /* RTC Timer Trim Register */
  727. #define RTSR_HZE (1 << 3) /* HZ interrupt enable */
  728. #define RTSR_ALE (1 << 2) /* RTC alarm interrupt enable */
  729. #define RTSR_HZ (1 << 1) /* HZ rising-edge detected */
  730. #define RTSR_AL (1 << 0) /* RTC alarm detected */
  733. /*
  734.  * OS Timer & Match Registers
  735.  */
  737. #define OSMR0 __REG(0x40A00000)  /* */
  738. #define OSMR1 __REG(0x40A00004)  /* */
  739. #define OSMR2 __REG(0x40A00008)  /* */
  740. #define OSMR3 __REG(0x40A0000C)  /* */
  741. #define OSCR __REG(0x40A00010)  /* OS Timer Counter Register */
  742. #define OSSR __REG(0x40A00014)  /* OS Timer Status Register */
  743. #define OWER __REG(0x40A00018)  /* OS Timer Watchdog Enable Register */
  744. #define OIER __REG(0x40A0001C)  /* OS Timer Interrupt Enable Register */
  746. #define OSSR_M3 (1 << 3) /* Match status channel 3 */
  747. #define OSSR_M2 (1 << 2) /* Match status channel 2 */
  748. #define OSSR_M1 (1 << 1) /* Match status channel 1 */
  749. #define OSSR_M0 (1 << 0) /* Match status channel 0 */
  751. #define OWER_WME (1 << 0) /* Watchdog Match Enable */
  753. #define OIER_E3 (1 << 3) /* Interrupt enable channel 3 */
  754. #define OIER_E2 (1 << 2) /* Interrupt enable channel 2 */
  755. #define OIER_E1 (1 << 1) /* Interrupt enable channel 1 */
  756. #define OIER_E0 (1 << 0) /* Interrupt enable channel 0 */
  759. /*
  760.  * Pulse Width Modulator
  761.  */
  763. #define PWM_CTRL0 __REG(0x40B00000)  /* PWM 0 Control Register */
  764. #define PWM_PWDUTY0 __REG(0x40B00004)  /* PWM 0 Duty Cycle Register */
  765. #define PWM_PERVAL0 __REG(0x40B00008)  /* PWM 0 Period Control Register */
  767. #define PWM_CTRL1 __REG(0x40C00000)  /* PWM 1Control Register */
  768. #define PWM_PWDUTY1 __REG(0x40C00004)  /* PWM 1 Duty Cycle Register */
  769. #define PWM_PERVAL1 __REG(0x40C00008)  /* PWM 1 Period Control Register */
  772. /*
  773.  * Interrupt Controller
  774.  */
  776. #define ICIP __REG(0x40D00000)  /* Interrupt Controller IRQ Pending Register */
  777. #define ICMR __REG(0x40D00004)  /* Interrupt Controller Mask Register */
  778. #define ICLR __REG(0x40D00008)  /* Interrupt Controller Level Register */
  779. #define ICFP __REG(0x40D0000C)  /* Interrupt Controller FIQ Pending Register */
  780. #define ICPR __REG(0x40D00010)  /* Interrupt Controller Pending Register */
  781. #define ICCR __REG(0x40D00014)  /* Interrupt Controller Control Register */
  784. /*
  785.  * General Purpose I/O
  786.  */
  788. #define GPLR0 __REG(0x40E00000)  /* GPIO Pin-Level Register GPIO<31:0> */
  789. #define GPLR1 __REG(0x40E00004)  /* GPIO Pin-Level Register GPIO<63:32> */
  790. #define GPLR2 __REG(0x40E00008)  /* GPIO Pin-Level Register GPIO<80:64> */
  792. #define GPDR0 __REG(0x40E0000C)  /* GPIO Pin Direction Register GPIO<31:0> */
  793. #define GPDR1 __REG(0x40E00010)  /* GPIO Pin Direction Register GPIO<63:32> */
  794. #define GPDR2 __REG(0x40E00014)  /* GPIO Pin Direction Register GPIO<80:64> */
  796. #define GPSR0 __REG(0x40E00018)  /* GPIO Pin Output Set Register GPIO<31:0> */
  797. #define GPSR1 __REG(0x40E0001C)  /* GPIO Pin Output Set Register GPIO<63:32> */
  798. #define GPSR2 __REG(0x40E00020)  /* GPIO Pin Output Set Register GPIO<80:64> */
  800. #define GPCR0 __REG(0x40E00024)  /* GPIO Pin Output Clear Register GPIO<31:0> */
  801. #define GPCR1 __REG(0x40E00028)  /* GPIO Pin Output Clear Register GPIO <63:32> */
  802. #define GPCR2 __REG(0x40E0002C)  /* GPIO Pin Output Clear Register GPIO <80:64> */
  804. #define GRER0 __REG(0x40E00030)  /* GPIO Rising-Edge Detect Register GPIO<31:0> */
  805. #define GRER1 __REG(0x40E00034)  /* GPIO Rising-Edge Detect Register GPIO<63:32> */
  806. #define GRER2 __REG(0x40E00038)  /* GPIO Rising-Edge Detect Register GPIO<80:64> */
  808. #define GFER0 __REG(0x40E0003C)  /* GPIO Falling-Edge Detect Register GPIO<31:0> */
  809. #define GFER1 __REG(0x40E00040)  /* GPIO Falling-Edge Detect Register GPIO<63:32> */
  810. #define GFER2 __REG(0x40E00044)  /* GPIO Falling-Edge Detect Register GPIO<80:64> */
  812. #define GEDR0 __REG(0x40E00048)  /* GPIO Edge Detect Status Register GPIO<31:0> */
  813. #define GEDR1 __REG(0x40E0004C)  /* GPIO Edge Detect Status Register GPIO<63:32> */
  814. #define GEDR2 __REG(0x40E00050)  /* GPIO Edge Detect Status Register GPIO<80:64> */
  816. #define GAFR0_L __REG(0x40E00054)  /* GPIO Alternate Function Select Register GPIO<15:0> */
  817. #define GAFR0_U __REG(0x40E00058)  /* GPIO Alternate Function Select Register GPIO<31:16> */
  818. #define GAFR1_L __REG(0x40E0005C)  /* GPIO Alternate Function Select Register GPIO<47:32> */
  819. #define GAFR1_U __REG(0x40E00060)  /* GPIO Alternate Function Select Register GPIO<63:48> */
  820. #define GAFR2_L __REG(0x40E00064)  /* GPIO Alternate Function Select Register GPIO<79:64> */
  821. #define GAFR2_U __REG(0x40E00068)  /* GPIO Alternate Function Select Register GPIO 80 */
  823. /* More handy macros.  The argument is a literal GPIO number. */
  825. #define GPIO_bit(x) (1 << ((x) & 0x1f))
  826. #define GPLR(x) __REG2(0x40E00000, ((x) & 0x60) >> 3)
  827. #define GPDR(x) __REG2(0x40E0000C, ((x) & 0x60) >> 3)
  828. #define GPSR(x) __REG2(0x40E00018, ((x) & 0x60) >> 3)
  829. #define GPCR(x) __REG2(0x40E00024, ((x) & 0x60) >> 3)
  830. #define GRER(x) __REG2(0x40E00030, ((x) & 0x60) >> 3)
  831. #define GFER(x) __REG2(0x40E0003C, ((x) & 0x60) >> 3)
  832. #define GEDR(x) __REG2(0x40E00048, ((x) & 0x60) >> 3)
  833. #define GAFR(x) __REG2(0x40E00054, ((x) & 0x70) >> 2)
  835. /* GPIO alternate function assignments */
  837. #define GPIO1_RST 1 /* reset */
  838. #define GPIO6_MMCCLK 6 /* MMC Clock */
  839. #define GPIO8_48MHz 7 /* 48 MHz clock output */
  840. #define GPIO8_MMCCS0 8 /* MMC Chip Select 0 */
  841. #define GPIO9_MMCCS1 9 /* MMC Chip Select 1 */
  842. #define GPIO10_RTCCLK 10 /* real time clock (1 Hz) */
  843. #define GPIO11_3_6MHz 11 /* 3.6 MHz oscillator out */
  844. #define GPIO12_32KHz 12 /* 32 kHz out */
  845. #define GPIO13_MBGNT 13 /* memory controller grant */
  846. #define GPIO14_MBREQ 14 /* alternate bus master request */
  847. #define GPIO15_nCS_1 15 /* chip select 1 */
  848. #define GPIO16_PWM0 16 /* PWM0 output */
  849. #define GPIO17_PWM1 17 /* PWM1 output */
  850. #define GPIO18_RDY 18 /* Ext. Bus Ready */
  851. #define GPIO19_DREQ1 19 /* External DMA Request */
  852. #define GPIO20_DREQ0 20 /* External DMA Request */
  853. #define GPIO23_SCLK 23 /* SSP clock */
  854. #define GPIO24_SFRM 24 /* SSP Frame */
  855. #define GPIO25_STXD 25 /* SSP transmit */
  856. #define GPIO26_SRXD 26 /* SSP receive */
  857. #define GPIO27_SEXTCLK 27 /* SSP ext_clk */
  858. #define GPIO28_BITCLK 28 /* AC97/I2S bit_clk */
  859. #define GPIO29_SDATA_IN 29 /* AC97 Sdata_in0 / I2S Sdata_in */
  860. #define GPIO30_SDATA_OUT 30 /* AC97/I2S Sdata_out */
  861. #define GPIO31_SYNC 31 /* AC97/I2S sync */
  862. #define GPIO32_SDATA_IN1 32 /* AC97 Sdata_in1 */
  863. #define GPIO33_nCS_5 33 /* chip select 5 */
  864. #define GPIO34_FFRXD 34 /* FFUART receive */
  865. #define GPIO34_MMCCS0 34 /* MMC Chip Select 0 */
  866. #define GPIO35_FFCTS 35 /* FFUART Clear to send */
  867. #define GPIO36_FFDCD 36 /* FFUART Data carrier detect */
  868. #define GPIO37_FFDSR 37 /* FFUART data set ready */
  869. #define GPIO38_FFRI 38 /* FFUART Ring Indicator */
  870. #define GPIO39_MMCCS1 39 /* MMC Chip Select 1 */
  871. #define GPIO39_FFTXD 39 /* FFUART transmit data */
  872. #define GPIO40_FFDTR 40 /* FFUART data terminal Ready */
  873. #define GPIO41_FFRTS 41 /* FFUART request to send */
  874. #define GPIO42_BTRXD 42 /* BTUART receive data */
  875. #define GPIO43_BTTXD 43 /* BTUART transmit data */
  876. #define GPIO44_BTCTS 44 /* BTUART clear to send */
  877. #define GPIO45_BTRTS 45 /* BTUART request to send */
  878. #define GPIO46_ICPRXD 46 /* ICP receive data */
  879. #define GPIO46_STRXD 46 /* STD_UART receive data */
  880. #define GPIO47_ICPTXD 47 /* ICP transmit data */
  881. #define GPIO47_STTXD 47 /* STD_UART transmit data */
  882. #define GPIO48_nPOE 48 /* Output Enable for Card Space */
  883. #define GPIO49_nPWE 49 /* Write Enable for Card Space */
  884. #define GPIO50_nPIOR 50 /* I/O Read for Card Space */
  885. #define GPIO51_nPIOW 51 /* I/O Write for Card Space */
  886. #define GPIO52_nPCE_1 52 /* Card Enable for Card Space */
  887. #define GPIO53_nPCE_2 53 /* Card Enable for Card Space */
  888. #define GPIO53_MMCCLK 53 /* MMC Clock */
  889. #define GPIO54_MMCCLK 54 /* MMC Clock */
  890. #define GPIO54_pSKTSEL 54 /* Socket Select for Card Space */
  891. #define GPIO55_nPREG 55 /* Card Address bit 26 */
  892. #define GPIO56_nPWAIT 56 /* Wait signal for Card Space */
  893. #define GPIO57_nIOIS16 57 /* Bus Width select for I/O Card Space */
  894. #define GPIO58_LDD_0 58 /* LCD data pin 0 */
  895. #define GPIO59_LDD_1 59 /* LCD data pin 1 */
  896. #define GPIO60_LDD_2 60 /* LCD data pin 2 */
  897. #define GPIO61_LDD_3 61 /* LCD data pin 3 */
  898. #define GPIO62_LDD_4 62 /* LCD data pin 4 */
  899. #define GPIO63_LDD_5 63 /* LCD data pin 5 */
  900. #define GPIO64_LDD_6 64 /* LCD data pin 6 */
  901. #define GPIO65_LDD_7 65 /* LCD data pin 7 */
  902. #define GPIO66_LDD_8 66 /* LCD data pin 8 */
  903. #define GPIO66_MBREQ 66 /* alternate bus master req */
  904. #define GPIO67_LDD_9 67 /* LCD data pin 9 */
  905. #define GPIO67_MMCCS0 67 /* MMC Chip Select 0 */
  906. #define GPIO68_LDD_10 68 /* LCD data pin 10 */
  907. #define GPIO68_MMCCS1 68 /* MMC Chip Select 1 */
  908. #define GPIO69_LDD_11 69 /* LCD data pin 11 */
  909. #define GPIO69_MMCCLK 69 /* MMC_CLK */
  910. #define GPIO70_LDD_12 70 /* LCD data pin 12 */
  911. #define GPIO70_RTCCLK 70 /* Real Time clock (1 Hz) */
  912. #define GPIO71_LDD_13 71 /* LCD data pin 13 */
  913. #define GPIO71_3_6MHz 71 /* 3.6 MHz Oscillator clock */
  914. #define GPIO72_LDD_14 72 /* LCD data pin 14 */
  915. #define GPIO72_32kHz 72 /* 32 kHz clock */
  916. #define GPIO73_LDD_15 73 /* LCD data pin 15 */
  917. #define GPIO73_MBGNT 73 /* Memory controller grant */
  918. #define GPIO74_LCD_FCLK 74 /* LCD Frame clock */
  919. #define GPIO75_LCD_LCLK 75 /* LCD line clock */
  920. #define GPIO76_LCD_PCLK 76 /* LCD Pixel clock */
  921. #define GPIO77_LCD_ACBIAS 77 /* LCD AC Bias */
  922. #define GPIO78_nCS_2 78 /* chip select 2 */
  923. #define GPIO79_nCS_3 79 /* chip select 3 */
  924. #define GPIO80_nCS_4 80 /* chip select 4 */
  926. /* GPIO alternate function mode & direction */
  928. #define GPIO_IN 0x000
  929. #define GPIO_OUT 0x080
  930. #define GPIO_ALT_FN_1_IN 0x100
  931. #define GPIO_ALT_FN_1_OUT 0x180
  932. #define GPIO_ALT_FN_2_IN 0x200
  933. #define GPIO_ALT_FN_2_OUT 0x280
  934. #define GPIO_ALT_FN_3_IN 0x300
  935. #define GPIO_ALT_FN_3_OUT 0x380
  936. #define GPIO_MD_MASK_NR 0x07f
  937. #define GPIO_MD_MASK_DIR 0x080
  938. #define GPIO_MD_MASK_FN 0x300
  940. #define GPIO1_RTS_MD ( 1 | GPIO_ALT_FN_1_IN)
  941. #define GPIO6_MMCCLK_MD ( 6 | GPIO_ALT_FN_1_OUT)
  942. #define GPIO8_48MHz_MD ( 8 | GPIO_ALT_FN_1_OUT)
  943. #define GPIO8_MMCCS0_MD ( 8 | GPIO_ALT_FN_1_OUT)
  944. #define GPIO9_MMCCS1_MD ( 9 | GPIO_ALT_FN_1_OUT)
  945. #define GPIO10_RTCCLK_MD (10 | GPIO_ALT_FN_1_OUT)
  946. #define GPIO11_3_6MHz_MD (11 | GPIO_ALT_FN_1_OUT)
  947. #define GPIO12_32KHz_MD (12 | GPIO_ALT_FN_1_OUT)
  948. #define GPIO13_MBGNT_MD (13 | GPIO_ALT_FN_2_OUT)
  949. #define GPIO14_MBREQ_MD (14 | GPIO_ALT_FN_1_IN)
  950. #define GPIO15_nCS_1_MD (15 | GPIO_ALT_FN_2_OUT)
  951. #define GPIO16_PWM0_MD (16 | GPIO_ALT_FN_2_OUT)
  952. #define GPIO17_PWM1_MD (17 | GPIO_ALT_FN_2_OUT)
  953. #define GPIO18_RDY_MD (18 | GPIO_ALT_FN_1_IN)
  954. #define GPIO19_DREQ1_MD (19 | GPIO_ALT_FN_1_IN)
  955. #define GPIO20_DREQ0_MD (20 | GPIO_ALT_FN_1_IN)
  956. #define GPIO23_SCLK_md (23 | GPIO_ALT_FN_2_OUT)
  957. #define GPIO24_SFRM_MD (24 | GPIO_ALT_FN_2_OUT)
  958. #define GPIO25_STXD_MD (25 | GPIO_ALT_FN_2_OUT)
  959. #define GPIO26_SRXD_MD (26 | GPIO_ALT_FN_1_IN)
  960. #define GPIO27_SEXTCLK_MD (27 | GPIO_ALT_FN_1_IN)
  961. #define GPIO28_BITCLK_AC97_MD (28 | GPIO_ALT_FN_1_IN)
  962. #define GPIO28_BITCLK_I2S_MD (28 | GPIO_ALT_FN_2_IN)
  963. #define GPIO29_SDATA_IN_AC97_MD (29 | GPIO_ALT_FN_1_IN)
  964. #define GPIO29_SDATA_IN_I2S_MD (29 | GPIO_ALT_FN_2_IN)
  965. #define GPIO30_SDATA_OUT_AC97_MD (30 | GPIO_ALT_FN_2_OUT)
  966. #define GPIO30_SDATA_OUT_I2S_MD (30 | GPIO_ALT_FN_1_OUT)
  967. #define GPIO31_SYNC_AC97_MD (31 | GPIO_ALT_FN_2_OUT)
  968. #define GPIO31_SYNC_I2S_MD (31 | GPIO_ALT_FN_1_OUT)
  969. #define GPIO32_SDATA_IN1_AC97_MD (32 | GPIO_ALT_FN_1_IN)
  970. #define GPIO33_nCS_5_MD (33 | GPIO_ALT_FN_2_OUT)
  971. #define GPIO34_FFRXD_MD (34 | GPIO_ALT_FN_1_IN)
  972. #define GPIO34_MMCCS0_MD (34 | GPIO_ALT_FN_2_OUT)
  973. #define GPIO35_FFCTS_MD (35 | GPIO_ALT_FN_1_IN)
  974. #define GPIO36_FFDCD_MD (36 | GPIO_ALT_FN_1_IN)
  975. #define GPIO37_FFDSR_MD (37 | GPIO_ALT_FN_1_IN)
  976. #define GPIO38_FFRI_MD (38 | GPIO_ALT_FN_1_IN)
  977. #define GPIO39_MMCCS1_MD (39 | GPIO_ALT_FN_1_OUT)
  978. #define GPIO39_FFTXD_MD (39 | GPIO_ALT_FN_2_OUT)
  979. #define GPIO40_FFDTR_MD (40 | GPIO_ALT_FN_2_OUT)
  980. #define GPIO41_FFRTS_MD (41 | GPIO_ALT_FN_2_OUT)
  981. #define GPIO42_BTRXD_MD (42 | GPIO_ALT_FN_1_IN)
  982. #define GPIO43_BTTXD_MD (43 | GPIO_ALT_FN_2_OUT)
  983. #define GPIO44_BTCTS_MD (44 | GPIO_ALT_FN_1_IN)
  984. #define GPIO45_BTRTS_MD (45 | GPIO_ALT_FN_2_OUT)
  985. #define GPIO46_ICPRXD_MD (46 | GPIO_ALT_FN_1_IN)
  986. #define GPIO46_STRXD_MD (46 | GPIO_ALT_FN_2_IN)
  987. #define GPIO47_ICPTXD_MD (47 | GPIO_ALT_FN_2_OUT)
  988. #define GPIO47_STTXD_MD (47 | GPIO_ALT_FN_1_OUT)
  989. #define GPIO48_nPOE_MD (48 | GPIO_ALT_FN_2_OUT)
  990. #define GPIO49_nPWE_MD (49 | GPIO_ALT_FN_2_OUT)
  991. #define GPIO50_nPIOR_MD (50 | GPIO_ALT_FN_2_OUT)
  992. #define GPIO51_nPIOW_MD (51 | GPIO_ALT_FN_2_OUT)
  993. #define GPIO52_nPCE_1_MD (52 | GPIO_ALT_FN_2_OUT)
  994. #define GPIO53_nPCE_2_MD (53 | GPIO_ALT_FN_2_OUT)
  995. #define GPIO53_MMCCLK_MD (53 | GPIO_ALT_FN_1_OUT)
  996. #define GPIO54_MMCCLK_MD (54 | GPIO_ALT_FN_1_OUT)
  997. #define GPIO54_pSKTSEL_MD (54 | GPIO_ALT_FN_2_OUT)
  998. #define GPIO55_nPREG_MD (55 | GPIO_ALT_FN_2_OUT)
  999. #define GPIO56_nPWAIT_MD (56 | GPIO_ALT_FN_1_IN)
  1000. #define GPIO57_nIOIS16_MD (57 | GPIO_ALT_FN_1_IN)
  1001. #define GPIO58_LDD_0_MD (58 | GPIO_ALT_FN_2_OUT)
  1002. #define GPIO59_LDD_1_MD (59 | GPIO_ALT_FN_2_OUT)
  1003. #define GPIO60_LDD_2_MD (60 | GPIO_ALT_FN_2_OUT)
  1004. #define GPIO61_LDD_3_MD (61 | GPIO_ALT_FN_2_OUT)
  1005. #define GPIO62_LDD_4_MD (62 | GPIO_ALT_FN_2_OUT)
  1006. #define GPIO63_LDD_5_MD (63 | GPIO_ALT_FN_2_OUT)
  1007. #define GPIO64_LDD_6_MD (64 | GPIO_ALT_FN_2_OUT)
  1008. #define GPIO65_LDD_7_MD (65 | GPIO_ALT_FN_2_OUT)
  1009. #define GPIO66_LDD_8_MD (66 | GPIO_ALT_FN_2_OUT)
  1010. #define GPIO66_MBREQ_MD (66 | GPIO_ALT_FN_1_IN)
  1011. #define GPIO67_LDD_9_MD (67 | GPIO_ALT_FN_2_OUT)
  1012. #define GPIO67_MMCCS0_MD (67 | GPIO_ALT_FN_1_OUT)
  1013. #define GPIO68_LDD_10_MD (68 | GPIO_ALT_FN_2_OUT)
  1014. #define GPIO68_MMCCS1_MD (68 | GPIO_ALT_FN_1_OUT)
  1015. #define GPIO69_LDD_11_MD (69 | GPIO_ALT_FN_2_OUT)
  1016. #define GPIO69_MMCCLK_MD (69 | GPIO_ALT_FN_1_OUT)
  1017. #define GPIO70_LDD_12_MD (70 | GPIO_ALT_FN_2_OUT)
  1018. #define GPIO70_RTCCLK_MD (70 | GPIO_ALT_FN_1_OUT)
  1019. #define GPIO71_LDD_13_MD (71 | GPIO_ALT_FN_2_OUT)
  1020. #define GPIO71_3_6MHz_MD (71 | GPIO_ALT_FN_1_OUT)
  1021. #define GPIO72_LDD_14_MD (72 | GPIO_ALT_FN_2_OUT)
  1022. #define GPIO72_32kHz_MD (72 | GPIO_ALT_FN_1_OUT)
  1023. #define GPIO73_LDD_15_MD (73 | GPIO_ALT_FN_2_OUT)
  1024. #define GPIO73_MBGNT_MD (73 | GPIO_ALT_FN_1_OUT)
  1025. #define GPIO74_LCD_FCLK_MD (74 | GPIO_ALT_FN_2_OUT)
  1026. #define GPIO75_LCD_LCLK_MD (75 | GPIO_ALT_FN_2_OUT)
  1027. #define GPIO76_LCD_PCLK_MD (76 | GPIO_ALT_FN_2_OUT)
  1028. #define GPIO77_LCD_ACBIAS_MD (77 | GPIO_ALT_FN_2_OUT)
  1029. #define GPIO78_nCS_2_MD (78 | GPIO_ALT_FN_2_OUT)
  1030. #define GPIO79_nCS_3_MD (79 | GPIO_ALT_FN_2_OUT)
  1031. #define GPIO80_nCS_4_MD (80 | GPIO_ALT_FN_2_OUT)
  1034. /*
  1035.  * Power Manager
  1036.  */
  1038. #define PMCR __REG(0x40F00000)  /* Power Manager Control Register */
  1039. #define PSSR __REG(0x40F00004)  /* Power Manager Sleep Status Register */
  1040. #define PSPR __REG(0x40F00008)  /* Power Manager Scratch Pad Register */
  1041. #define PWER __REG(0x40F0000C)  /* Power Manager Wake-up Enable Register */
  1042. #define PRER __REG(0x40F00010)  /* Power Manager GPIO Rising-Edge Detect Enable Register */
  1043. #define PFER __REG(0x40F00014)  /* Power Manager GPIO Falling-Edge Detect Enable Register */
  1044. #define PEDR __REG(0x40F00018)  /* Power Manager GPIO Edge Detect Status Register */
  1045. #define PCFR __REG(0x40F0001C)  /* Power Manager General Configuration Register */
  1046. #define PGSR0 __REG(0x40F00020)  /* Power Manager GPIO Sleep State Register for GP[31-0] */
  1047. #define PGSR1 __REG(0x40F00024)  /* Power Manager GPIO Sleep State Register for GP[63-32] */
  1048. #define PGSR2 __REG(0x40F00028)  /* Power Manager GPIO Sleep State Register for GP[84-64] */
  1049. #define RCSR __REG(0x40F00030)  /* Reset Controller Status Register */
  1051. #define PSSR_RDH (1 << 5) /* Read Disable Hold */
  1052. #define PSSR_PH (1 << 4) /* Peripheral Control Hold */
  1053. #define PSSR_VFS (1 << 2) /* VDD Fault Status */
  1054. #define PSSR_BFS (1 << 1) /* Battery Fault Status */
  1055. #define PSSR_SSS (1 << 0) /* Software Sleep Status */
  1057. #define PCFR_DS (1 << 3) /* Deep Sleep Mode */
  1058. #define PCFR_FS (1 << 2) /* Float Static Chip Selects */
  1059. #define PCFR_FP (1 << 1) /* Float PCMCIA controls */
  1060. #define PCFR_OPDE (1 << 0) /* 3.6864 MHz oscillator power-down enable */
  1062. #define RCSR_GPR (1 << 3) /* GPIO Reset */
  1063. #define RCSR_SMR (1 << 2) /* Sleep Mode */
  1064. #define RCSR_WDR (1 << 1) /* Watchdog Reset */
  1065. #define RCSR_HWR (1 << 0) /* Hardware Reset */
  1068. /*
  1069.  * SSP Serial Port Registers
  1070.  */
  1072. #define SSCR0 __REG(0x41000000)  /* SSP Control Register 0 */
  1073. #define SSCR1 __REG(0x41000004)  /* SSP Control Register 1 */
  1074. #define SSSR __REG(0x41000008)  /* SSP Status Register */
  1075. #define SSITR __REG(0x4100000C)  /* SSP Interrupt Test Register */
  1076. #define SSDR __REG(0x41000010)  /* (Write / Read) SSP Data Write Register/SSP Data Read Register */
  1079. /*
  1080.  * MultiMediaCard (MMC) controller
  1081.  */
  1083. #define MMC_STRPCL __REG(0x41100000)  /* Control to start and stop MMC clock */
  1084. #define MMC_STAT __REG(0x41100004)  /* MMC Status Register (read only) */
  1085. #define MMC_CLKRT __REG(0x41100008)  /* MMC clock rate */
  1086. #define MMC_SPI __REG(0x4110000c)  /* SPI mode control bits */
  1087. #define MMC_CMDAT __REG(0x41100010)  /* Command/response/data sequence control */
  1088. #define MMC_RESTO __REG(0x41100014)  /* Expected response time out */
  1089. #define MMC_RDTO __REG(0x41100018)  /* Expected data read time out */
  1090. #define MMC_BLKLEN __REG(0x4110001c)  /* Block length of data transaction */
  1091. #define MMC_NOB __REG(0x41100020)  /* Number of blocks, for block mode */
  1092. #define MMC_PRTBUF __REG(0x41100024)  /* Partial MMC_TXFIFO FIFO written */
  1093. #define MMC_I_MASK __REG(0x41100028)  /* Interrupt Mask */
  1094. #define MMC_I_REG __REG(0x4110002c)  /* Interrupt Register (read only) */
  1095. #define MMC_CMD __REG(0x41100030)  /* Index of current command */
  1096. #define MMC_ARGH __REG(0x41100034)  /* MSW part of the current command argument */
  1097. #define MMC_ARGL __REG(0x41100038)  /* LSW part of the current command argument */
  1098. #define MMC_RES __REG(0x4110003c)  /* Response FIFO (read only) */
  1099. #define MMC_RXFIFO __REG(0x41100040)  /* Receive FIFO (read only) */
  1100. #define MMC_TXFIFO __REG(0x41100044)  /* Transmit FIFO (write only) */
  1103. /*
  1104.  * Core Clock
  1105.  */
  1107. #define CCCR __REG(0x41300000)  /* Core Clock Configuration Register */
  1108. #define CKEN __REG(0x41300004)  /* Clock Enable Register */
  1109. #define OSCC __REG(0x41300008)  /* Oscillator Configuration Register */
  1111. #define CCCR_N_MASK 0x0380 /* Run Mode Frequency to Turbo Mode Frequency Multiplier */
  1112. #define CCCR_M_MASK 0x0060 /* Memory Frequency to Run Mode Frequency Multiplier */
  1113. #define CCCR_L_MASK 0x001f /* Crystal Frequency to Memory Frequency Multiplier */
  1115. #define CKEN16_LCD (1 << 16) /* LCD Unit Clock Enable */
  1116. #define CKEN14_I2C (1 << 14) /* I2C Unit Clock Enable */
  1117. #define CKEN13_FICP (1 << 13) /* FICP Unit Clock Enable */
  1118. #define CKEN12_MMC (1 << 12) /* MMC Unit Clock Enable */
  1119. #define CKEN11_USB (1 << 11) /* USB Unit Clock Enable */
  1120. #define CKEN8_I2S (1 << 8) /* I2S Unit Clock Enable */
  1121. #define CKEN7_BTUART (1 << 7) /* BTUART Unit Clock Enable */
  1122. #define CKEN6_FFUART (1 << 6) /* FFUART Unit Clock Enable */
  1123. #define CKEN5_STUART (1 << 5) /* STUART Unit Clock Enable */
  1124. #define CKEN3_SSP (1 << 3) /* SSP Unit Clock Enable */
  1125. #define CKEN2_AC97 (1 << 2) /* AC97 Unit Clock Enable */
  1126. #define CKEN1_PWM1 (1 << 1) /* PWM1 Clock Enable */
  1127. #define CKEN0_PWM0 (1 << 0) /* PWM0 Clock Enable */
  1129. #define OSCC_OON (1 << 1) /* 32.768kHz OON (write-once only bit) */
  1130. #define OSCC_OOK (1 << 0) /* 32.768kHz OOK (read-only bit) */
  1133. /*
  1134.  * LCD
  1135.  */
  1137. #define LCCR0 __REG(0x44000000)  /* LCD Controller Control Register 0 */
  1138. #define LCCR1 __REG(0x44000004)  /* LCD Controller Control Register 1 */
  1139. #define LCCR2 __REG(0x44000008)  /* LCD Controller Control Register 2 */
  1140. #define LCCR3 __REG(0x4400000C)  /* LCD Controller Control Register 3 */
  1141. #define DFBR0 __REG(0x44000020)  /* DMA Channel 0 Frame Branch Register */
  1142. #define DFBR1 __REG(0x44000024)  /* DMA Channel 1 Frame Branch Register */
  1143. #define LCSR __REG(0x44000038)  /* LCD Controller Status Register */
  1144. #define LIIDR __REG(0x4400003C)  /* LCD Controller Interrupt ID Register */
  1145. #define TMEDRGBR __REG(0x44000040)  /* TMED RGB Seed Register */
  1146. #define TMEDCR __REG(0x44000044)  /* TMED Control Register */
  1148. #define FDADR0 __REG(0x44000200)  /* DMA Channel 0 Frame Descriptor Address Register */
  1149. #define FSADR0 __REG(0x44000204)  /* DMA Channel 0 Frame Source Address Register */
  1150. #define FIDR0 __REG(0x44000208)  /* DMA Channel 0 Frame ID Register */
  1151. #define LDCMD0 __REG(0x4400020C)  /* DMA Channel 0 Command Register */
  1152. #define FDADR1 __REG(0x44000210)  /* DMA Channel 1 Frame Descriptor Address Register */
  1153. #define FSADR1 __REG(0x44000214)  /* DMA Channel 1 Frame Source Address Register */
  1154. #define FIDR1 __REG(0x44000218)  /* DMA Channel 1 Frame ID Register */
  1155. #define LDCMD1 __REG(0x4400021C)  /* DMA Channel 1 Command Register */
  1157. #define LCCR0_ENB (1 << 0) /* LCD Controller enable */
  1158. #define LCCR0_CMS (1 << 1) /* Color = 0, Monochrome = 1 */
  1159. #define LCCR0_SDS (1 << 2) /* Single Panel = 0, Dual Panel = 1 */
  1160. #define LCCR0_LDM (1 << 3) /* LCD Disable Done Mask */
  1161. #define LCCR0_SFM (1 << 4) /* Start of frame mask */
  1162. #define LCCR0_IUM (1 << 5) /* Input FIFO underrun mask */
  1163. #define LCCR0_EFM (1 << 6) /* End of Frame mask */
  1164. #define LCCR0_PAS (1 << 7) /* Passive = 0, Active = 1 */
  1165. #define LCCR0_BLE (1 << 8) /* Little Endian = 0, Big Endian = 1 */
  1166. #define LCCR0_DPD (1 << 9) /* Double Pixel mode, 4 pixel value = 0, 8 pixle values = 1 */
  1167. #define LCCR0_DIS (1 << 10) /* LCD Disable */
  1168. #define LCCR0_QDM (1 << 11) /* LCD Quick Disable mask */
  1169. #define LCCR0_PDD (0xff << 12) /* Palette DMA request delay */
  1170. #define LCCR0_PDD_S 12
  1171. #define LCCR0_BM (1 << 20)  /* Branch mask */
  1172. #define LCCR0_OUM (1 << 21) /* Output FIFO underrun mask */
  1174. #define LCCR3_PCD (0xff) /* Pixel clock divisor */
  1175. #define LCCR3_ACB (0xff << 8) /* AC Bias pin frequency */
  1176. #define LCCR3_ACB_S 8
  1177. #define LCCR3_API (0xf << 16) /* AC Bias pin trasitions per interrupt */
  1178. #define LCCR3_API_S 16
  1179. #define LCCR3_VSP (1 << 20) /* vertical sync polarity */
  1180. #define LCCR3_HSP (1 << 21) /* horizontal sync polarity */
  1181. #define LCCR3_PCP (1 << 22) /* pixel clock polarity */
  1182. #define LCCR3_OEP (1 << 23) /* output enable polarity */
  1183. #define LCCR3_BPP (7 << 24) /* bits per pixel */
  1184. #define LCCR3_BPP_S 24
  1185. #define LCCR3_DPC (1 << 27) /* double pixel clock mode */
  1187. #define LCSR_LDD (1 << 0) /* LCD Disable Done */
  1188. #define LCSR_SOF (1 << 1) /* Start of frame */
  1189. #define LCSR_BER (1 << 2) /* Bus error */
  1190. #define LCSR_ABC (1 << 3) /* AC Bias count */
  1191. #define LCSR_IUL (1 << 4) /* input FIFO underrun Lower panel */
  1192. #define LCSR_IUU (1 << 5) /* input FIFO underrun Upper panel */
  1193. #define LCSR_OU (1 << 6) /* output FIFO underrun */
  1194. #define LCSR_QD (1 << 7) /* quick disable */
  1195. #define LCSR_EOF (1 << 8) /* end of frame */
  1196. #define LCSR_BS (1 << 9) /* branch status */
  1197. #define LCSR_SINT (1 << 10) /* subsequent interrupt */
  1199. #define LDCMD_PAL (1 << 26) /* instructs DMA to load palette buffer */
  1201. /*
  1202.  * Memory controller
  1203.  */
  1205. #define MDCNFG __REG(0x48000000)  /* SDRAM Configuration Register 0 */
  1206. #define MDREFR __REG(0x48000004)  /* SDRAM Refresh Control Register */
  1207. #define MSC0 __REG(0x48000008)  /* Static Memory Control Register 0 */
  1208. #define MSC1 __REG(0x4800000C)  /* Static Memory Control Register 1 */
  1209. #define MSC2 __REG(0x48000010)  /* Static Memory Control Register 2 */
  1210. #define MECR __REG(0x48000014)  /* Expansion Memory (PCMCIA/Compact Flash) Bus Configuration */
  1211. #define SXLCR __REG(0x48000018)  /* LCR value to be written to SDRAM-Timing Synchronous Flash */
  1212. #define SXCNFG __REG(0x4800001C)  /* Synchronous Static Memory Control Register */
  1213. #define SXMRS __REG(0x48000024)  /* MRS value to be written to Synchronous Flash or SMROM */
  1214. #define MCMEM0 __REG(0x48000028)  /* Card interface Common Memory Space Socket 0 Timing */
  1215. #define MCMEM1 __REG(0x4800002C)  /* Card interface Common Memory Space Socket 1 Timing */
  1216. #define MCATT0 __REG(0x48000030)  /* Card interface Attribute Space Socket 0 Timing Configuration */
  1217. #define MCATT1 __REG(0x48000034)  /* Card interface Attribute Space Socket 1 Timing Configuration */
  1218. #define MCIO0 __REG(0x48000038)  /* Card interface I/O Space Socket 0 Timing Configuration */
  1219. #define MCIO1 __REG(0x4800003C)  /* Card interface I/O Space Socket 1 Timing Configuration */
  1220. #define MDMRS __REG(0x48000040)  /* MRS value to be written to SDRAM */
  1221. #define BOOT_DEF __REG(0x48000044)  /* Read-Only Boot-Time Register. Contains BOOT_SEL and PKG_SEL */
  1223. #define MDREFR_K2FREE (1 << 25) /* SDRAM Free-Running Control */
  1224. #define MDREFR_K1FREE (1 << 24) /* SDRAM Free-Running Control */
  1225. #define MDREFR_K0FREE (1 << 23) /* SDRAM Free-Running Control */
  1226. #define MDREFR_SLFRSH (1 << 22) /* SDRAM Self-Refresh Control/Status */
  1227. #define MDREFR_APD (1 << 20) /* SDRAM/SSRAM Auto-Power-Down Enable */
  1228. #define MDREFR_K2DB2 (1 << 19) /* SDCLK2 Divide by 2 Control/Status */
  1229. #define MDREFR_K2RUN (1 << 18) /* SDCLK2 Run Control/Status */
  1230. #define MDREFR_K1DB2 (1 << 17) /* SDCLK1 Divide by 2 Control/Status */
  1231. #define MDREFR_K1RUN (1 << 16) /* SDCLK1 Run Control/Status */
  1232. #define MDREFR_E1PIN (1 << 15) /* SDCKE1 Level Control/Status */
  1233. #define MDREFR_K0DB2 (1 << 14) /* SDCLK0 Divide by 2 Control/Status */
  1234. #define MDREFR_K0RUN (1 << 13) /* SDCLK0 Run Control/Status */
  1235. #define MDREFR_E0PIN (1 << 12) /* SDCKE0 Level Control/Status */