开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 嵌入式Linux > 查看源码
SA-1100.h
资源名称：SBC-2410X_kernel.tar.gz　[点击查看]
上传用户：lgb322
上传日期：2013-02-24
资源大小：30529k
文件大小：110k
源码类别：

嵌入式Linux

开发平台：

Unix_Linux

SA-1100.h：源码内容
  1. /*
  2.  * FILE     SA-1100.h
  3.  *
  4.  * Version  1.2
  5.  * Author   Copyright (c) Marc A. Viredaz, 1998
  6.  *          DEC Western Research Laboratory, Palo Alto, CA
  7.  * Date     January 1998 (April 1997)
  8.  * System   StrongARM SA-1100
  9.  * Language C or ARM Assembly
  10.  * Purpose  Definition of constants related to the StrongARM
  11.  *          SA-1100 microprocessor (Advanced RISC Machine (ARM)
  12.  *          architecture version 4). This file is based on the
  13.  *          StrongARM SA-1100 data sheet version 2.2.
  14.  *
  15.  */
  18. /* Be sure that virtual mapping is defined right */
  19. #ifndef __ASM_ARCH_HARDWARE_H
  20. #error You must include hardware.h not SA-1100.h
  21. #endif
  23. #include "bitfield.h"
  26. /*
  27.  * Personal Computer Memory Card International Association (PCMCIA) sockets
  28.  */
  30. #define PCMCIAPrtSp 0x04000000 /* PCMCIA Partition Space [byte]   */
  31. #define PCMCIASp (4*PCMCIAPrtSp) /* PCMCIA Space [byte]             */
  32. #define PCMCIAIOSp PCMCIAPrtSp /* PCMCIA I/O Space [byte]         */
  33. #define PCMCIAAttrSp PCMCIAPrtSp /* PCMCIA Attribute Space [byte]   */
  34. #define PCMCIAMemSp PCMCIAPrtSp /* PCMCIA Memory Space [byte]      */
  36. #define PCMCIA0Sp PCMCIASp /* PCMCIA 0 Space [byte]           */
  37. #define PCMCIA0IOSp PCMCIAIOSp /* PCMCIA 0 I/O Space [byte]       */
  38. #define PCMCIA0AttrSp PCMCIAAttrSp /* PCMCIA 0 Attribute Space [byte] */
  39. #define PCMCIA0MemSp PCMCIAMemSp /* PCMCIA 0 Memory Space [byte]    */
  41. #define PCMCIA1Sp PCMCIASp /* PCMCIA 1 Space [byte]           */
  42. #define PCMCIA1IOSp PCMCIAIOSp /* PCMCIA 1 I/O Space [byte]       */
  43. #define PCMCIA1AttrSp PCMCIAAttrSp /* PCMCIA 1 Attribute Space [byte] */
  44. #define PCMCIA1MemSp PCMCIAMemSp /* PCMCIA 1 Memory Space [byte]    */
  46. #define _PCMCIA(Nb)          /* PCMCIA [0..1]                   */ 
  47.                  (0x20000000 + (Nb)*PCMCIASp)
  48. #define _PCMCIAIO(Nb) _PCMCIA (Nb) /* PCMCIA I/O [0..1]               */
  49. #define _PCMCIAAttr(Nb)          /* PCMCIA Attribute [0..1]         */ 
  50.                  (_PCMCIA (Nb) + 2*PCMCIAPrtSp)
  51. #define _PCMCIAMem(Nb)          /* PCMCIA Memory [0..1]            */ 
  52.                  (_PCMCIA (Nb) + 3*PCMCIAPrtSp)
  54. #define _PCMCIA0 _PCMCIA (0) /* PCMCIA 0                        */
  55. #define _PCMCIA0IO _PCMCIAIO (0) /* PCMCIA 0 I/O                    */
  56. #define _PCMCIA0Attr _PCMCIAAttr (0) /* PCMCIA 0 Attribute              */
  57. #define _PCMCIA0Mem _PCMCIAMem (0) /* PCMCIA 0 Memory                 */
  59. #define _PCMCIA1 _PCMCIA (1) /* PCMCIA 1                        */
  60. #define _PCMCIA1IO _PCMCIAIO (1) /* PCMCIA 1 I/O                    */
  61. #define _PCMCIA1Attr _PCMCIAAttr (1) /* PCMCIA 1 Attribute              */
  62. #define _PCMCIA1Mem _PCMCIAMem (1) /* PCMCIA 1 Memory                 */
  65. /*
  66.  * Universal Serial Bus (USB) Device Controller (UDC) control registers
  67.  *
  68.  * Registers
  69.  *    Ser0UDCCR  Serial port 0 Universal Serial Bus (USB) Device
  70.  *               Controller (UDC) Control Register (read/write).
  71.  *    Ser0UDCAR  Serial port 0 Universal Serial Bus (USB) Device
  72.  *               Controller (UDC) Address Register (read/write).
  73.  *    Ser0UDCOMP Serial port 0 Universal Serial Bus (USB) Device
  74.  *               Controller (UDC) Output Maximum Packet size register
  75.  *               (read/write).
  76.  *    Ser0UDCIMP Serial port 0 Universal Serial Bus (USB) Device
  77.  *               Controller (UDC) Input Maximum Packet size register
  78.  *               (read/write).
  79.  *    Ser0UDCCS0 Serial port 0 Universal Serial Bus (USB) Device
  80.  *               Controller (UDC) Control/Status register end-point 0
  81.  *               (read/write).
  82.  *    Ser0UDCCS1 Serial port 0 Universal Serial Bus (USB) Device
  83.  *               Controller (UDC) Control/Status register end-point 1
  84.  *               (output, read/write).
  85.  *    Ser0UDCCS2 Serial port 0 Universal Serial Bus (USB) Device
  86.  *               Controller (UDC) Control/Status register end-point 2
  87.  *               (input, read/write).
  88.  *    Ser0UDCD0  Serial port 0 Universal Serial Bus (USB) Device
  89.  *               Controller (UDC) Data register end-point 0
  90.  *               (read/write).
  91.  *    Ser0UDCWC  Serial port 0 Universal Serial Bus (USB) Device
  92.  *               Controller (UDC) Write Count register end-point 0
  93.  *               (read).
  94.  *    Ser0UDCDR  Serial port 0 Universal Serial Bus (USB) Device
  95.  *               Controller (UDC) Data Register (read/write).
  96.  *    Ser0UDCSR  Serial port 0 Universal Serial Bus (USB) Device
  97.  *               Controller (UDC) Status Register (read/write).
  98.  */
  100. #define Ser0UDCCR __REG(0x80000000)  /* Ser. port 0 UDC Control Reg. */
  101. #define Ser0UDCAR __REG(0x80000004)  /* Ser. port 0 UDC Address Reg. */
  102. #define Ser0UDCOMP __REG(0x80000008)  /* Ser. port 0 UDC Output Maximum Packet size reg. */
  103. #define Ser0UDCIMP __REG(0x8000000C)  /* Ser. port 0 UDC Input Maximum Packet size reg. */
  104. #define Ser0UDCCS0 __REG(0x80000010)  /* Ser. port 0 UDC Control/Status reg. end-point 0 */
  105. #define Ser0UDCCS1 __REG(0x80000014)  /* Ser. port 0 UDC Control/Status reg. end-point 1 (output) */
  106. #define Ser0UDCCS2 __REG(0x80000018)  /* Ser. port 0 UDC Control/Status reg. end-point 2 (input) */
  107. #define Ser0UDCD0 __REG(0x8000001C)  /* Ser. port 0 UDC Data reg. end-point 0 */
  108. #define Ser0UDCWC __REG(0x80000020)  /* Ser. port 0 UDC Write Count reg. end-point 0 */
  109. #define Ser0UDCDR __REG(0x80000028)  /* Ser. port 0 UDC Data Reg. */
  110. #define Ser0UDCSR __REG(0x80000030)  /* Ser. port 0 UDC Status Reg. */
  112. #define UDCCR_UDD 0x00000001 /* UDC Disable                     */
  113. #define UDCCR_UDA 0x00000002 /* UDC Active (read)               */
  114. #define UDCCR_RESIM 0x00000004 /* Resume Interrupt Mask, per errata */
  115. #define UDCCR_EIM 0x00000008 /* End-point 0 Interrupt Mask      */
  116.                           /* (disable)                       */
  117. #define UDCCR_RIM 0x00000010 /* Receive Interrupt Mask          */
  118.                           /* (disable)                       */
  119. #define UDCCR_TIM 0x00000020 /* Transmit Interrupt Mask         */
  120.                           /* (disable)                       */
  121. #define UDCCR_SRM 0x00000040 /* Suspend/Resume interrupt Mask   */
  122.                           /* (disable)                       */
  123. #define UDCCR_SUSIM UDCCR_SRM /* Per errata, SRM just masks suspend */
  124. #define UDCCR_REM 0x00000080 /* REset interrupt Mask (disable)  */
  126. #define UDCAR_ADD Fld (7, 0) /* function ADDress                */
  128. #define UDCOMP_OUTMAXP Fld (8, 0) /* OUTput MAXimum Packet size - 1  */
  129.                           /* [byte]                          */
  130. #define UDCOMP_OutMaxPkt(Size)   /* Output Maximum Packet size      */ 
  131.                           /* [1..256 byte]                   */ 
  132.                  (((Size) - 1) << FShft (UDCOMP_OUTMAXP))
  134. #define UDCIMP_INMAXP Fld (8, 0) /* INput MAXimum Packet size - 1   */
  135.                           /* [byte]                          */
  136. #define UDCIMP_InMaxPkt(Size)    /* Input Maximum Packet size       */ 
  137.                           /* [1..256 byte]                   */ 
  138.                  (((Size) - 1) << FShft (UDCIMP_INMAXP))
  140. #define UDCCS0_OPR 0x00000001 /* Output Packet Ready (read)      */
  141. #define UDCCS0_IPR 0x00000002 /* Input Packet Ready              */
  142. #define UDCCS0_SST 0x00000004 /* Sent STall                      */
  143. #define UDCCS0_FST 0x00000008 /* Force STall                     */
  144. #define UDCCS0_DE 0x00000010 /* Data End                        */
  145. #define UDCCS0_SE 0x00000020 /* Setup End (read)                */
  146. #define UDCCS0_SO 0x00000040 /* Serviced Output packet ready    */
  147.                           /* (write)                         */
  148. #define UDCCS0_SSE 0x00000080 /* Serviced Setup End (write)      */
  150. #define UDCCS1_RFS 0x00000001 /* Receive FIFO 12-bytes or more   */
  151.                           /* Service request (read)          */
  152. #define UDCCS1_RPC 0x00000002 /* Receive Packet Complete         */
  153. #define UDCCS1_RPE 0x00000004 /* Receive Packet Error (read)     */
  154. #define UDCCS1_SST 0x00000008 /* Sent STall                      */
  155. #define UDCCS1_FST 0x00000010 /* Force STall                     */
  156. #define UDCCS1_RNE 0x00000020 /* Receive FIFO Not Empty (read)   */
  158. #define UDCCS2_TFS 0x00000001 /* Transmit FIFO 8-bytes or less   */
  159.                           /* Service request (read)          */
  160. #define UDCCS2_TPC 0x00000002 /* Transmit Packet Complete        */
  161. #define UDCCS2_TPE 0x00000004 /* Transmit Packet Error (read)    */
  162. #define UDCCS2_TUR 0x00000008 /* Transmit FIFO Under-Run         */
  163. #define UDCCS2_SST 0x00000010 /* Sent STall                      */
  164. #define UDCCS2_FST 0x00000020 /* Force STall                     */
  166. #define UDCD0_DATA Fld (8, 0) /* receive/transmit DATA FIFOs     */
  168. #define UDCWC_WC Fld (4, 0) /* Write Count                     */
  170. #define UDCDR_DATA Fld (8, 0) /* receive/transmit DATA FIFOs     */
  172. #define UDCSR_EIR 0x00000001 /* End-point 0 Interrupt Request   */
  173. #define UDCSR_RIR 0x00000002 /* Receive Interrupt Request       */
  174. #define UDCSR_TIR 0x00000004 /* Transmit Interrupt Request      */
  175. #define UDCSR_SUSIR 0x00000008 /* SUSpend Interrupt Request       */
  176. #define UDCSR_RESIR 0x00000010 /* RESume Interrupt Request        */
  177. #define UDCSR_RSTIR 0x00000020 /* ReSeT Interrupt Request         */
  180. /*
  181.  * Universal Asynchronous Receiver/Transmitter (UART) control registers
  182.  *
  183.  * Registers
  184.  *    Ser1UTCR0  Serial port 1 Universal Asynchronous
  185.  *               Receiver/Transmitter (UART) Control Register 0
  186.  *               (read/write).
  187.  *    Ser1UTCR1  Serial port 1 Universal Asynchronous
  188.  *               Receiver/Transmitter (UART) Control Register 1
  189.  *               (read/write).
  190.  *    Ser1UTCR2  Serial port 1 Universal Asynchronous
  191.  *               Receiver/Transmitter (UART) Control Register 2
  192.  *               (read/write).
  193.  *    Ser1UTCR3  Serial port 1 Universal Asynchronous
  194.  *               Receiver/Transmitter (UART) Control Register 3
  195.  *               (read/write).
  196.  *    Ser1UTDR   Serial port 1 Universal Asynchronous
  197.  *               Receiver/Transmitter (UART) Data Register
  198.  *               (read/write).
  199.  *    Ser1UTSR0  Serial port 1 Universal Asynchronous
  200.  *               Receiver/Transmitter (UART) Status Register 0
  201.  *               (read/write).
  202.  *    Ser1UTSR1  Serial port 1 Universal Asynchronous
  203.  *               Receiver/Transmitter (UART) Status Register 1 (read).
  204.  *
  205.  *    Ser2UTCR0  Serial port 2 Universal Asynchronous
  206.  *               Receiver/Transmitter (UART) Control Register 0
  207.  *               (read/write).
  208.  *    Ser2UTCR1  Serial port 2 Universal Asynchronous
  209.  *               Receiver/Transmitter (UART) Control Register 1
  210.  *               (read/write).
  211.  *    Ser2UTCR2  Serial port 2 Universal Asynchronous
  212.  *               Receiver/Transmitter (UART) Control Register 2
  213.  *               (read/write).
  214.  *    Ser2UTCR3  Serial port 2 Universal Asynchronous
  215.  *               Receiver/Transmitter (UART) Control Register 3
  216.  *               (read/write).
  217.  *    Ser2UTCR4  Serial port 2 Universal Asynchronous
  218.  *               Receiver/Transmitter (UART) Control Register 4
  219.  *               (read/write).
  220.  *    Ser2UTDR   Serial port 2 Universal Asynchronous
  221.  *               Receiver/Transmitter (UART) Data Register
  222.  *               (read/write).
  223.  *    Ser2UTSR0  Serial port 2 Universal Asynchronous
  224.  *               Receiver/Transmitter (UART) Status Register 0
  225.  *               (read/write).
  226.  *    Ser2UTSR1  Serial port 2 Universal Asynchronous
  227.  *               Receiver/Transmitter (UART) Status Register 1 (read).
  228.  *
  229.  *    Ser3UTCR0  Serial port 3 Universal Asynchronous
  230.  *               Receiver/Transmitter (UART) Control Register 0
  231.  *               (read/write).
  232.  *    Ser3UTCR1  Serial port 3 Universal Asynchronous
  233.  *               Receiver/Transmitter (UART) Control Register 1
  234.  *               (read/write).
  235.  *    Ser3UTCR2  Serial port 3 Universal Asynchronous
  236.  *               Receiver/Transmitter (UART) Control Register 2
  237.  *               (read/write).
  238.  *    Ser3UTCR3  Serial port 3 Universal Asynchronous
  239.  *               Receiver/Transmitter (UART) Control Register 3
  240.  *               (read/write).
  241.  *    Ser3UTDR   Serial port 3 Universal Asynchronous
  242.  *               Receiver/Transmitter (UART) Data Register
  243.  *               (read/write).
  244.  *    Ser3UTSR0  Serial port 3 Universal Asynchronous
  245.  *               Receiver/Transmitter (UART) Status Register 0
  246.  *               (read/write).
  247.  *    Ser3UTSR1  Serial port 3 Universal Asynchronous
  248.  *               Receiver/Transmitter (UART) Status Register 1 (read).
  249.  *
  250.  * Clocks
  251.  *    fxtl, Txtl Frequency, period of the system crystal (3.6864 MHz
  252.  *               or 3.5795 MHz).
  253.  *    fua, Tua   Frequency, period of the UART communication.
  254.  */
  256. #define _UTCR0(Nb) __REG(0x80010000 + ((Nb) - 1)*0x00020000)  /* UART Control Reg. 0 [1..3] */
  257. #define _UTCR1(Nb) __REG(0x80010004 + ((Nb) - 1)*0x00020000)  /* UART Control Reg. 1 [1..3] */
  258. #define _UTCR2(Nb) __REG(0x80010008 + ((Nb) - 1)*0x00020000)  /* UART Control Reg. 2 [1..3] */
  259. #define _UTCR3(Nb) __REG(0x8001000C + ((Nb) - 1)*0x00020000)  /* UART Control Reg. 3 [1..3] */
  260. #define _UTCR4(Nb) __REG(0x80010010 + ((Nb) - 1)*0x00020000)  /* UART Control Reg. 4 [2] */
  261. #define _UTDR(Nb) __REG(0x80010014 + ((Nb) - 1)*0x00020000)  /* UART Data Reg. [1..3] */
  262. #define _UTSR0(Nb) __REG(0x8001001C + ((Nb) - 1)*0x00020000)  /* UART Status Reg. 0 [1..3] */
  263. #define _UTSR1(Nb) __REG(0x80010020 + ((Nb) - 1)*0x00020000)  /* UART Status Reg. 1 [1..3] */
  265. #define Ser1UTCR0 _UTCR0 (1) /* Ser. port 1 UART Control Reg. 0 */
  266. #define Ser1UTCR1 _UTCR1 (1) /* Ser. port 1 UART Control Reg. 1 */
  267. #define Ser1UTCR2 _UTCR2 (1) /* Ser. port 1 UART Control Reg. 2 */
  268. #define Ser1UTCR3 _UTCR3 (1) /* Ser. port 1 UART Control Reg. 3 */
  269. #define Ser1UTDR _UTDR (1) /* Ser. port 1 UART Data Reg.      */
  270. #define Ser1UTSR0 _UTSR0 (1) /* Ser. port 1 UART Status Reg. 0  */
  271. #define Ser1UTSR1 _UTSR1 (1) /* Ser. port 1 UART Status Reg. 1  */
  273. #define Ser2UTCR0 _UTCR0 (2) /* Ser. port 2 UART Control Reg. 0 */
  274. #define Ser2UTCR1 _UTCR1 (2) /* Ser. port 2 UART Control Reg. 1 */
  275. #define Ser2UTCR2 _UTCR2 (2) /* Ser. port 2 UART Control Reg. 2 */
  276. #define Ser2UTCR3 _UTCR3 (2) /* Ser. port 2 UART Control Reg. 3 */
  277. #define Ser2UTCR4 _UTCR4 (2) /* Ser. port 2 UART Control Reg. 4 */
  278. #define Ser2UTDR _UTDR (2) /* Ser. port 2 UART Data Reg.      */
  279. #define Ser2UTSR0 _UTSR0 (2) /* Ser. port 2 UART Status Reg. 0  */
  280. #define Ser2UTSR1 _UTSR1 (2) /* Ser. port 2 UART Status Reg. 1  */
  282. #define Ser3UTCR0 _UTCR0 (3) /* Ser. port 3 UART Control Reg. 0 */
  283. #define Ser3UTCR1 _UTCR1 (3) /* Ser. port 3 UART Control Reg. 1 */
  284. #define Ser3UTCR2 _UTCR2 (3) /* Ser. port 3 UART Control Reg. 2 */
  285. #define Ser3UTCR3 _UTCR3 (3) /* Ser. port 3 UART Control Reg. 3 */
  286. #define Ser3UTDR _UTDR (3) /* Ser. port 3 UART Data Reg.      */
  287. #define Ser3UTSR0 _UTSR0 (3) /* Ser. port 3 UART Status Reg. 0  */
  288. #define Ser3UTSR1 _UTSR1 (3) /* Ser. port 3 UART Status Reg. 1  */
  290. /* Those are still used in some places */
  291. #define _Ser1UTCR0 __PREG(Ser1UTCR0)
  292. #define _Ser2UTCR0 __PREG(Ser2UTCR0)
  293. #define _Ser3UTCR0 __PREG(Ser3UTCR0)
  295. /* Register offsets */
  296. #define UTCR0 0x00
  297. #define UTCR1 0x04
  298. #define UTCR2 0x08
  299. #define UTCR3 0x0c
  300. #define UTDR 0x14
  301. #define UTSR0 0x1c
  302. #define UTSR1 0x20
  304. #define UTCR0_PE 0x00000001 /* Parity Enable                   */
  305. #define UTCR0_OES 0x00000002 /* Odd/Even parity Select          */
  306. #define UTCR0_OddPar (UTCR0_OES*0) /*  Odd Parity                     */
  307. #define UTCR0_EvenPar (UTCR0_OES*1) /*  Even Parity                    */
  308. #define UTCR0_SBS 0x00000004 /* Stop Bit Select                 */
  309. #define UTCR0_1StpBit (UTCR0_SBS*0) /*  1 Stop Bit per frame           */
  310. #define UTCR0_2StpBit (UTCR0_SBS*1) /*  2 Stop Bits per frame          */
  311. #define UTCR0_DSS 0x00000008 /* Data Size Select                */
  312. #define UTCR0_7BitData (UTCR0_DSS*0) /*  7-Bit Data                     */
  313. #define UTCR0_8BitData (UTCR0_DSS*1) /*  8-Bit Data                     */
  314. #define UTCR0_SCE 0x00000010 /* Sample Clock Enable             */
  315.                           /* (ser. port 1: GPIO [18],        */
  316.                           /* ser. port 3: GPIO [20])         */
  317. #define UTCR0_RCE 0x00000020 /* Receive Clock Edge select       */
  318. #define UTCR0_RcRsEdg (UTCR0_RCE*0) /*  Receive clock Rising-Edge      */
  319. #define UTCR0_RcFlEdg (UTCR0_RCE*1) /*  Receive clock Falling-Edge     */
  320. #define UTCR0_TCE 0x00000040 /* Transmit Clock Edge select      */
  321. #define UTCR0_TrRsEdg (UTCR0_TCE*0) /*  Transmit clock Rising-Edge     */
  322. #define UTCR0_TrFlEdg (UTCR0_TCE*1) /*  Transmit clock Falling-Edge    */
  323. #define UTCR0_Ser2IrDA          /* Ser. port 2 IrDA settings       */ 
  324.                  (UTCR0_1StpBit + UTCR0_8BitData)
  326. #define UTCR1_BRD Fld (4, 0) /* Baud Rate Divisor/16 - 1 [11:8] */
  327. #define UTCR2_BRD Fld (8, 0) /* Baud Rate Divisor/16 - 1  [7:0] */
  328.                           /* fua = fxtl/(16*(BRD[11:0] + 1)) */
  329.                           /* Tua = 16*(BRD [11:0] + 1)*Txtl  */
  330. #define UTCR1_BdRtDiv(Div)       /*  Baud Rate Divisor [16..65536]  */ 
  331.                  (((Div) - 16)/16 >> FSize (UTCR2_BRD) << 
  332.                   FShft (UTCR1_BRD))
  333. #define UTCR2_BdRtDiv(Div)       /*  Baud Rate Divisor [16..65536]  */ 
  334.                  (((Div) - 16)/16 & FAlnMsk (UTCR2_BRD) << 
  335.                   FShft (UTCR2_BRD))
  336.                           /*  fua = fxtl/(16*Floor (Div/16)) */
  337.                           /*  Tua = 16*Floor (Div/16)*Txtl   */
  338. #define UTCR1_CeilBdRtDiv(Div)   /*  Ceil. of BdRtDiv [16..65536]   */ 
  339.                  (((Div) - 1)/16 >> FSize (UTCR2_BRD) << 
  340.                   FShft (UTCR1_BRD))
  341. #define UTCR2_CeilBdRtDiv(Div)   /*  Ceil. of BdRtDiv [16..65536]   */ 
  342.                  (((Div) - 1)/16 & FAlnMsk (UTCR2_BRD) << 
  343.                   FShft (UTCR2_BRD))
  344.                           /*  fua = fxtl/(16*Ceil (Div/16))  */
  345.                           /*  Tua = 16*Ceil (Div/16)*Txtl    */
  347. #define UTCR3_RXE 0x00000001 /* Receive Enable                  */
  348. #define UTCR3_TXE 0x00000002 /* Transmit Enable                 */
  349. #define UTCR3_BRK 0x00000004 /* BReaK mode                      */
  350. #define UTCR3_RIE 0x00000008 /* Receive FIFO 1/3-to-2/3-full or */
  351.                           /* more Interrupt Enable           */
  352. #define UTCR3_TIE 0x00000010 /* Transmit FIFO 1/2-full or less  */
  353.                           /* Interrupt Enable                */
  354. #define UTCR3_LBM 0x00000020 /* Look-Back Mode                  */
  355. #define UTCR3_Ser2IrDA          /* Ser. port 2 IrDA settings (RIE, */ 
  356.                           /* TIE, LBM can be set or cleared) */ 
  357.                  (UTCR3_RXE + UTCR3_TXE)
  359. #define UTCR4_HSE 0x00000001 /* Hewlett-Packard Serial InfraRed */
  360.                           /* (HP-SIR) modulation Enable      */
  361. #define UTCR4_NRZ (UTCR4_HSE*0) /*  Non-Return to Zero modulation  */
  362. #define UTCR4_HPSIR (UTCR4_HSE*1) /*  HP-SIR modulation              */
  363. #define UTCR4_LPM 0x00000002 /* Low-Power Mode                  */
  364. #define UTCR4_Z3_16Bit (UTCR4_LPM*0) /*  Zero pulse = 3/16 Bit time     */
  365. #define UTCR4_Z1_6us (UTCR4_LPM*1) /*  Zero pulse = 1.6 us            */
  367. #define UTDR_DATA Fld (8, 0) /* receive/transmit DATA FIFOs     */
  368. #if 0                     /* Hidden receive FIFO bits        */
  369. #define UTDR_PRE 0x00000100 /*  receive PaRity Error (read)    */
  370. #define UTDR_FRE 0x00000200 /*  receive FRaming Error (read)   */
  371. #define UTDR_ROR 0x00000400 /*  Receive FIFO Over-Run (read)   */
  372. #endif /* 0 */
  374. #define UTSR0_TFS 0x00000001 /* Transmit FIFO 1/2-full or less  */
  375.                           /* Service request (read)          */
  376. #define UTSR0_RFS 0x00000002 /* Receive FIFO 1/3-to-2/3-full or */
  377.                           /* more Service request (read)     */
  378. #define UTSR0_RID 0x00000004 /* Receiver IDle                   */
  379. #define UTSR0_RBB 0x00000008 /* Receive Beginning of Break      */
  380. #define UTSR0_REB 0x00000010 /* Receive End of Break            */
  381. #define UTSR0_EIF 0x00000020 /* Error In FIFO (read)            */
  383. #define UTSR1_TBY 0x00000001 /* Transmitter BusY (read)         */
  384. #define UTSR1_RNE 0x00000002 /* Receive FIFO Not Empty (read)   */
  385. #define UTSR1_TNF 0x00000004 /* Transmit FIFO Not Full (read)   */
  386. #define UTSR1_PRE 0x00000008 /* receive PaRity Error (read)     */
  387. #define UTSR1_FRE 0x00000010 /* receive FRaming Error (read)    */
  388. #define UTSR1_ROR 0x00000020 /* Receive FIFO Over-Run (read)    */
  391. /*
  392.  * Synchronous Data Link Controller (SDLC) control registers
  393.  *
  394.  * Registers
  395.  *    Ser1SDCR0  Serial port 1 Synchronous Data Link Controller (SDLC)
  396.  *               Control Register 0 (read/write).
  397.  *    Ser1SDCR1  Serial port 1 Synchronous Data Link Controller (SDLC)
  398.  *               Control Register 1 (read/write).
  399.  *    Ser1SDCR2  Serial port 1 Synchronous Data Link Controller (SDLC)
  400.  *               Control Register 2 (read/write).
  401.  *    Ser1SDCR3  Serial port 1 Synchronous Data Link Controller (SDLC)
  402.  *               Control Register 3 (read/write).
  403.  *    Ser1SDCR4  Serial port 1 Synchronous Data Link Controller (SDLC)
  404.  *               Control Register 4 (read/write).
  405.  *    Ser1SDDR   Serial port 1 Synchronous Data Link Controller (SDLC)
  406.  *               Data Register (read/write).
  407.  *    Ser1SDSR0  Serial port 1 Synchronous Data Link Controller (SDLC)
  408.  *               Status Register 0 (read/write).
  409.  *    Ser1SDSR1  Serial port 1 Synchronous Data Link Controller (SDLC)
  410.  *               Status Register 1 (read/write).
  411.  *
  412.  * Clocks
  413.  *    fxtl, Txtl Frequency, period of the system crystal (3.6864 MHz
  414.  *               or 3.5795 MHz).
  415.  *    fsd, Tsd   Frequency, period of the SDLC communication.
  416.  */
  418. #define Ser1SDCR0 __REG(0x80020060)  /* Ser. port 1 SDLC Control Reg. 0 */
  419. #define Ser1SDCR1 __REG(0x80020064)  /* Ser. port 1 SDLC Control Reg. 1 */
  420. #define Ser1SDCR2 __REG(0x80020068)  /* Ser. port 1 SDLC Control Reg. 2 */
  421. #define Ser1SDCR3 __REG(0x8002006C)  /* Ser. port 1 SDLC Control Reg. 3 */
  422. #define Ser1SDCR4 __REG(0x80020070)  /* Ser. port 1 SDLC Control Reg. 4 */
  423. #define Ser1SDDR __REG(0x80020078)  /* Ser. port 1 SDLC Data Reg.      */
  424. #define Ser1SDSR0 __REG(0x80020080)  /* Ser. port 1 SDLC Status Reg. 0  */
  425. #define Ser1SDSR1 __REG(0x80020084)  /* Ser. port 1 SDLC Status Reg. 1  */
  427. #define SDCR0_SUS 0x00000001 /* SDLC/UART Select                */
  428. #define SDCR0_SDLC (SDCR0_SUS*0) /*  SDLC mode (TXD1 & RXD1)        */
  429. #define SDCR0_UART (SDCR0_SUS*1) /*  UART mode (TXD1 & RXD1)        */
  430. #define SDCR0_SDF 0x00000002 /* Single/Double start Flag select */
  431. #define SDCR0_SglFlg (SDCR0_SDF*0) /*  Single start Flag              */
  432. #define SDCR0_DblFlg (SDCR0_SDF*1) /*  Double start Flag              */
  433. #define SDCR0_LBM 0x00000004 /* Look-Back Mode                  */
  434. #define SDCR0_BMS 0x00000008 /* Bit Modulation Select           */
  435. #define SDCR0_FM0 (SDCR0_BMS*0) /*  Freq. Modulation zero (0)      */
  436. #define SDCR0_NRZ (SDCR0_BMS*1) /*  Non-Return to Zero modulation  */
  437. #define SDCR0_SCE 0x00000010 /* Sample Clock Enable (GPIO [16]) */
  438. #define SDCR0_SCD 0x00000020 /* Sample Clock Direction select   */
  439.                           /* (GPIO [16])                     */
  440. #define SDCR0_SClkIn (SDCR0_SCD*0) /*  Sample Clock Input             */
  441. #define SDCR0_SClkOut (SDCR0_SCD*1) /*  Sample Clock Output            */
  442. #define SDCR0_RCE 0x00000040 /* Receive Clock Edge select       */
  443. #define SDCR0_RcRsEdg (SDCR0_RCE*0) /*  Receive clock Rising-Edge      */
  444. #define SDCR0_RcFlEdg (SDCR0_RCE*1) /*  Receive clock Falling-Edge     */
  445. #define SDCR0_TCE 0x00000080 /* Transmit Clock Edge select      */
  446. #define SDCR0_TrRsEdg (SDCR0_TCE*0) /*  Transmit clock Rising-Edge     */
  447. #define SDCR0_TrFlEdg (SDCR0_TCE*1) /*  Transmit clock Falling-Edge    */
  449. #define SDCR1_AAF 0x00000001 /* Abort After Frame enable        */
  450.                           /* (GPIO [17])                     */
  451. #define SDCR1_TXE 0x00000002 /* Transmit Enable                 */
  452. #define SDCR1_RXE 0x00000004 /* Receive Enable                  */
  453. #define SDCR1_RIE 0x00000008 /* Receive FIFO 1/3-to-2/3-full or */
  454.                           /* more Interrupt Enable           */
  455. #define SDCR1_TIE 0x00000010 /* Transmit FIFO 1/2-full or less  */
  456.                           /* Interrupt Enable                */
  457. #define SDCR1_AME 0x00000020 /* Address Match Enable            */
  458. #define SDCR1_TUS 0x00000040 /* Transmit FIFO Under-run Select  */
  459. #define SDCR1_EFrmURn (SDCR1_TUS*0) /*  End Frame on Under-Run         */
  460. #define SDCR1_AbortURn (SDCR1_TUS*1) /*  Abort on Under-Run             */
  461. #define SDCR1_RAE 0x00000080 /* Receive Abort interrupt Enable  */
  463. #define SDCR2_AMV Fld (8, 0) /* Address Match Value             */
  465. #define SDCR3_BRD Fld (4, 0) /* Baud Rate Divisor/16 - 1 [11:8] */
  466. #define SDCR4_BRD Fld (8, 0) /* Baud Rate Divisor/16 - 1  [7:0] */
  467.                           /* fsd = fxtl/(16*(BRD[11:0] + 1)) */
  468.                           /* Tsd = 16*(BRD[11:0] + 1)*Txtl   */
  469. #define SDCR3_BdRtDiv(Div)       /*  Baud Rate Divisor [16..65536]  */ 
  470.                  (((Div) - 16)/16 >> FSize (SDCR4_BRD) << 
  471.                   FShft (SDCR3_BRD))
  472. #define SDCR4_BdRtDiv(Div)       /*  Baud Rate Divisor [16..65536]  */ 
  473.                  (((Div) - 16)/16 & FAlnMsk (SDCR4_BRD) << 
  474.                   FShft (SDCR4_BRD))
  475.                           /*  fsd = fxtl/(16*Floor (Div/16)) */
  476.                           /*  Tsd = 16*Floor (Div/16)*Txtl   */
  477. #define SDCR3_CeilBdRtDiv(Div)   /*  Ceil. of BdRtDiv [16..65536]   */ 
  478.                  (((Div) - 1)/16 >> FSize (SDCR4_BRD) << 
  479.                   FShft (SDCR3_BRD))
  480. #define SDCR4_CeilBdRtDiv(Div)   /*  Ceil. of BdRtDiv [16..65536]   */ 
  481.                  (((Div) - 1)/16 & FAlnMsk (SDCR4_BRD) << 
  482.                   FShft (SDCR4_BRD))
  483.                           /*  fsd = fxtl/(16*Ceil (Div/16))  */
  484.                           /*  Tsd = 16*Ceil (Div/16)*Txtl    */
  486. #define SDDR_DATA Fld (8, 0) /* receive/transmit DATA FIFOs     */
  487. #if 0                     /* Hidden receive FIFO bits        */
  488. #define SDDR_EOF 0x00000100 /*  receive End-Of-Frame (read)    */
  489. #define SDDR_CRE 0x00000200 /*  receive CRC Error (read)       */
  490. #define SDDR_ROR 0x00000400 /*  Receive FIFO Over-Run (read)   */
  491. #endif /* 0 */
  493. #define SDSR0_EIF 0x00000001 /* Error In FIFO (read)            */
  494. #define SDSR0_TUR 0x00000002 /* Transmit FIFO Under-Run         */
  495. #define SDSR0_RAB 0x00000004 /* Receive ABort                   */
  496. #define SDSR0_TFS 0x00000008 /* Transmit FIFO 1/2-full or less  */
  497.                           /* Service request (read)          */
  498. #define SDSR0_RFS 0x00000010 /* Receive FIFO 1/3-to-2/3-full or */
  499.                           /* more Service request (read)     */
  501. #define SDSR1_RSY 0x00000001 /* Receiver SYnchronized (read)    */
  502. #define SDSR1_TBY 0x00000002 /* Transmitter BusY (read)         */
  503. #define SDSR1_RNE 0x00000004 /* Receive FIFO Not Empty (read)   */
  504. #define SDSR1_TNF 0x00000008 /* Transmit FIFO Not Full (read)   */
  505. #define SDSR1_RTD 0x00000010 /* Receive Transition Detected     */
  506. #define SDSR1_EOF 0x00000020 /* receive End-Of-Frame (read)     */
  507. #define SDSR1_CRE 0x00000040 /* receive CRC Error (read)        */
  508. #define SDSR1_ROR 0x00000080 /* Receive FIFO Over-Run (read)    */
  511. /*
  512.  * High-Speed Serial to Parallel controller (HSSP) control registers
  513.  *
  514.  * Registers
  515.  *    Ser2HSCR0  Serial port 2 High-Speed Serial to Parallel
  516.  *               controller (HSSP) Control Register 0 (read/write).
  517.  *    Ser2HSCR1  Serial port 2 High-Speed Serial to Parallel
  518.  *               controller (HSSP) Control Register 1 (read/write).
  519.  *    Ser2HSDR   Serial port 2 High-Speed Serial to Parallel
  520.  *               controller (HSSP) Data Register (read/write).
  521.  *    Ser2HSSR0  Serial port 2 High-Speed Serial to Parallel
  522.  *               controller (HSSP) Status Register 0 (read/write).
  523.  *    Ser2HSSR1  Serial port 2 High-Speed Serial to Parallel
  524.  *               controller (HSSP) Status Register 1 (read).
  525.  *    Ser2HSCR2  Serial port 2 High-Speed Serial to Parallel
  526.  *               controller (HSSP) Control Register 2 (read/write).
  527.  *               [The HSCR2 register is only implemented in
  528.  *               versions 2.0 (rev. = 8) and higher of the StrongARM
  529.  *               SA-1100.]
  530.  */
  532. #define Ser2HSCR0 __REG(0x80040060)  /* Ser. port 2 HSSP Control Reg. 0 */
  533. #define Ser2HSCR1 __REG(0x80040064)  /* Ser. port 2 HSSP Control Reg. 1 */
  534. #define Ser2HSDR __REG(0x8004006C)  /* Ser. port 2 HSSP Data Reg.      */
  535. #define Ser2HSSR0 __REG(0x80040074)  /* Ser. port 2 HSSP Status Reg. 0  */
  536. #define Ser2HSSR1 __REG(0x80040078)  /* Ser. port 2 HSSP Status Reg. 1  */
  537. #define Ser2HSCR2 __REG(0x90060028)  /* Ser. port 2 HSSP Control Reg. 2 */
  539. #define HSCR0_ITR 0x00000001 /* IrDA Transmission Rate          */
  540. #define HSCR0_UART (HSCR0_ITR*0) /*  UART mode (115.2 kb/s if IrDA) */
  541. #define HSCR0_HSSP (HSCR0_ITR*1) /*  HSSP mode (4 Mb/s)             */
  542. #define HSCR0_LBM 0x00000002 /* Look-Back Mode                  */
  543. #define HSCR0_TUS 0x00000004 /* Transmit FIFO Under-run Select  */
  544. #define HSCR0_EFrmURn (HSCR0_TUS*0) /*  End Frame on Under-Run         */
  545. #define HSCR0_AbortURn (HSCR0_TUS*1) /*  Abort on Under-Run             */
  546. #define HSCR0_TXE 0x00000008 /* Transmit Enable                 */
  547. #define HSCR0_RXE 0x00000010 /* Receive Enable                  */
  548. #define HSCR0_RIE 0x00000020 /* Receive FIFO 2/5-to-3/5-full or */
  549.                           /* more Interrupt Enable           */
  550. #define HSCR0_TIE 0x00000040 /* Transmit FIFO 1/2-full or less  */
  551.                           /* Interrupt Enable                */
  552. #define HSCR0_AME 0x00000080 /* Address Match Enable            */
  554. #define HSCR1_AMV Fld (8, 0) /* Address Match Value             */
  556. #define HSDR_DATA Fld (8, 0) /* receive/transmit DATA FIFOs     */
  557. #if 0                     /* Hidden receive FIFO bits        */
  558. #define HSDR_EOF 0x00000100 /*  receive End-Of-Frame (read)    */
  559. #define HSDR_CRE 0x00000200 /*  receive CRC Error (read)       */
  560. #define HSDR_ROR 0x00000400 /*  Receive FIFO Over-Run (read)   */
  561. #endif /* 0 */
  563. #define HSSR0_EIF 0x00000001 /* Error In FIFO (read)            */
  564. #define HSSR0_TUR 0x00000002 /* Transmit FIFO Under-Run         */
  565. #define HSSR0_RAB 0x00000004 /* Receive ABort                   */
  566. #define HSSR0_TFS 0x00000008 /* Transmit FIFO 1/2-full or less  */
  567.                           /* Service request (read)          */
  568. #define HSSR0_RFS 0x00000010 /* Receive FIFO 2/5-to-3/5-full or */
  569.                           /* more Service request (read)     */
  570. #define HSSR0_FRE 0x00000020 /* receive FRaming Error           */
  572. #define HSSR1_RSY 0x00000001 /* Receiver SYnchronized (read)    */
  573. #define HSSR1_TBY 0x00000002 /* Transmitter BusY (read)         */
  574. #define HSSR1_RNE 0x00000004 /* Receive FIFO Not Empty (read)   */
  575. #define HSSR1_TNF 0x00000008 /* Transmit FIFO Not Full (read)   */
  576. #define HSSR1_EOF 0x00000010 /* receive End-Of-Frame (read)     */
  577. #define HSSR1_CRE 0x00000020 /* receive CRC Error (read)        */
  578. #define HSSR1_ROR 0x00000040 /* Receive FIFO Over-Run (read)    */
  580. #define HSCR2_TXP 0x00040000 /* Transmit data Polarity (TXD_2)  */
  581. #define HSCR2_TrDataL (HSCR2_TXP*0) /*  Transmit Data active Low       */
  582.                           /*  (inverted)                     */
  583. #define HSCR2_TrDataH (HSCR2_TXP*1) /*  Transmit Data active High      */
  584.                           /*  (non-inverted)                 */
  585. #define HSCR2_RXP 0x00080000 /* Receive data Polarity (RXD_2)   */
  586. #define HSCR2_RcDataL (HSCR2_RXP*0) /*  Receive Data active Low        */
  587.                           /*  (inverted)                     */
  588. #define HSCR2_RcDataH (HSCR2_RXP*1) /*  Receive Data active High       */
  589.                           /*  (non-inverted)                 */
  592. /*
  593.  * Multi-media Communications Port (MCP) control registers
  594.  *
  595.  * Registers
  596.  *    Ser4MCCR0  Serial port 4 Multi-media Communications Port (MCP)
  597.  *               Control Register 0 (read/write).
  598.  *    Ser4MCDR0  Serial port 4 Multi-media Communications Port (MCP)
  599.  *               Data Register 0 (audio, read/write).
  600.  *    Ser4MCDR1  Serial port 4 Multi-media Communications Port (MCP)
  601.  *               Data Register 1 (telecom, read/write).
  602.  *    Ser4MCDR2  Serial port 4 Multi-media Communications Port (MCP)
  603.  *               Data Register 2 (CODEC registers, read/write).
  604.  *    Ser4MCSR   Serial port 4 Multi-media Communications Port (MCP)
  605.  *               Status Register (read/write).
  606.  *    Ser4MCCR1  Serial port 4 Multi-media Communications Port (MCP)
  607.  *               Control Register 1 (read/write).
  608.  *               [The MCCR1 register is only implemented in
  609.  *               versions 2.0 (rev. = 8) and higher of the StrongARM
  610.  *               SA-1100.]
  611.  *
  612.  * Clocks
  613.  *    fmc, Tmc   Frequency, period of the MCP communication (10 MHz,
  614.  *               12 MHz, or GPIO [21]).
  615.  *    faud, Taud Frequency, period of the audio sampling.
  616.  *    ftcm, Ttcm Frequency, period of the telecom sampling.
  617.  */
  619. #define Ser4MCCR0 __REG(0x80060000)  /* Ser. port 4 MCP Control Reg. 0 */
  620. #define Ser4MCDR0 __REG(0x80060008)  /* Ser. port 4 MCP Data Reg. 0 (audio) */
  621. #define Ser4MCDR1 __REG(0x8006000C)  /* Ser. port 4 MCP Data Reg. 1 (telecom) */
  622. #define Ser4MCDR2 __REG(0x80060010)  /* Ser. port 4 MCP Data Reg. 2 (CODEC reg.) */
  623. #define Ser4MCSR __REG(0x80060018)  /* Ser. port 4 MCP Status Reg. */
  624. #define Ser4MCCR1 __REG(0x90060030)  /* Ser. port 4 MCP Control Reg. 1 */
  626. #define MCCR0_ASD Fld (7, 0) /* Audio Sampling rate Divisor/32  */
  627.                           /* [6..127]                        */
  628.                           /* faud = fmc/(32*ASD)             */
  629.                           /* Taud = 32*ASD*Tmc               */
  630. #define MCCR0_AudSmpDiv(Div)     /*  Audio Sampling rate Divisor    */ 
  631.                           /*  [192..4064]                    */ 
  632.                  ((Div)/32 << FShft (MCCR0_ASD))
  633.                           /*  faud = fmc/(32*Floor (Div/32)) */
  634.                           /*  Taud = 32*Floor (Div/32)*Tmc   */
  635. #define MCCR0_CeilAudSmpDiv(Div) /*  Ceil. of AudSmpDiv [192..4064] */ 
  636.                  (((Div) + 31)/32 << FShft (MCCR0_ASD))
  637.                           /*  faud = fmc/(32*Ceil (Div/32))  */
  638.                           /*  Taud = 32*Ceil (Div/32)*Tmc    */
  639. #define MCCR0_TSD Fld (7, 8) /* Telecom Sampling rate           */
  640.                           /* Divisor/32 [16..127]            */
  641.                           /* ftcm = fmc/(32*TSD)             */
  642.                           /* Ttcm = 32*TSD*Tmc               */
  643. #define MCCR0_TcmSmpDiv(Div)     /*  Telecom Sampling rate Divisor  */ 
  644.                           /*  [512..4064]                    */ 
  645.                  ((Div)/32 << FShft (MCCR0_TSD))
  646.                           /*  ftcm = fmc/(32*Floor (Div/32)) */
  647.                           /*  Ttcm = 32*Floor (Div/32)*Tmc   */
  648. #define MCCR0_CeilTcmSmpDiv(Div) /*  Ceil. of TcmSmpDiv [512..4064] */ 
  649.                  (((Div) + 31)/32 << FShft (MCCR0_TSD))
  650.                           /*  ftcm = fmc/(32*Ceil (Div/32))  */
  651.                           /*  Ttcm = 32*Ceil (Div/32)*Tmc    */
  652. #define MCCR0_MCE 0x00010000 /* MCP Enable                      */
  653. #define MCCR0_ECS 0x00020000 /* External Clock Select           */
  654. #define MCCR0_IntClk (MCCR0_ECS*0) /*  Internal Clock (10 or 12 MHz)  */
  655. #define MCCR0_ExtClk (MCCR0_ECS*1) /*  External Clock (GPIO [21])     */
  656. #define MCCR0_ADM 0x00040000 /* A/D (audio/telecom) data        */
  657.                           /* sampling/storing Mode           */
  658. #define MCCR0_VldBit (MCCR0_ADM*0) /*  Valid Bit storing mode         */
  659. #define MCCR0_SmpCnt (MCCR0_ADM*1) /*  Sampling Counter storing mode  */
  660. #define MCCR0_TTE 0x00080000 /* Telecom Transmit FIFO 1/2-full  */
  661.                           /* or less interrupt Enable        */
  662. #define MCCR0_TRE 0x00100000 /* Telecom Receive FIFO 1/2-full   */
  663.                           /* or more interrupt Enable        */
  664. #define MCCR0_ATE 0x00200000 /* Audio Transmit FIFO 1/2-full    */
  665.                           /* or less interrupt Enable        */
  666. #define MCCR0_ARE 0x00400000 /* Audio Receive FIFO 1/2-full or  */
  667.                           /* more interrupt Enable           */
  668. #define MCCR0_LBM 0x00800000 /* Look-Back Mode                  */
  669. #define MCCR0_ECP Fld (2, 24) /* External Clock Prescaler - 1    */
  670. #define MCCR0_ExtClkDiv(Div)     /*  External Clock Divisor [1..4]  */ 
  671.                  (((Div) - 1) << FShft (MCCR0_ECP))
  673. #define MCDR0_DATA Fld (12, 4) /* receive/transmit audio DATA     */
  674.                           /* FIFOs                           */
  676. #define MCDR1_DATA Fld (14, 2) /* receive/transmit telecom DATA   */
  677.                           /* FIFOs                           */
  679.                           /* receive/transmit CODEC reg.     */
  680.                           /* FIFOs:                          */
  681. #define MCDR2_DATA Fld (16, 0) /*  reg. DATA                      */
  682. #define MCDR2_RW 0x00010000 /*  reg. Read/Write (transmit)     */
  683. #define MCDR2_Rd (MCDR2_RW*0) /*   reg. Read                     */
  684. #define MCDR2_Wr (MCDR2_RW*1) /*   reg. Write                    */
  685. #define MCDR2_ADD Fld (4, 17) /*  reg. ADDress                   */
  687. #define MCSR_ATS 0x00000001 /* Audio Transmit FIFO 1/2-full    */
  688.                           /* or less Service request (read)  */
  689. #define MCSR_ARS 0x00000002 /* Audio Receive FIFO 1/2-full or  */
  690.                           /* more Service request (read)     */
  691. #define MCSR_TTS 0x00000004 /* Telecom Transmit FIFO 1/2-full  */
  692.                           /* or less Service request (read)  */
  693. #define MCSR_TRS 0x00000008 /* Telecom Receive FIFO 1/2-full   */
  694.                           /* or more Service request (read)  */
  695. #define MCSR_ATU 0x00000010 /* Audio Transmit FIFO Under-run   */
  696. #define MCSR_ARO 0x00000020 /* Audio Receive FIFO Over-run     */
  697. #define MCSR_TTU 0x00000040 /* Telecom Transmit FIFO Under-run */
  698. #define MCSR_TRO 0x00000080 /* Telecom Receive FIFO Over-run   */
  699. #define MCSR_ANF 0x00000100 /* Audio transmit FIFO Not Full    */
  700.                           /* (read)                          */
  701. #define MCSR_ANE 0x00000200 /* Audio receive FIFO Not Empty    */
  702.                           /* (read)                          */
  703. #define MCSR_TNF 0x00000400 /* Telecom transmit FIFO Not Full  */
  704.                           /* (read)                          */
  705. #define MCSR_TNE 0x00000800 /* Telecom receive FIFO Not Empty  */
  706.                           /* (read)                          */
  707. #define MCSR_CWC 0x00001000 /* CODEC register Write Completed  */
  708.                           /* (read)                          */
  709. #define MCSR_CRC 0x00002000 /* CODEC register Read Completed   */
  710.                           /* (read)                          */
  711. #define MCSR_ACE 0x00004000 /* Audio CODEC Enabled (read)      */
  712. #define MCSR_TCE 0x00008000 /* Telecom CODEC Enabled (read)    */
  714. #define MCCR1_CFS 0x00100000 /* Clock Freq. Select              */
  715. #define MCCR1_F12MHz (MCCR1_CFS*0) /*  Freq. (fmc) = ~ 12 MHz         */
  716.                           /*  (11.981 MHz)                   */
  717. #define MCCR1_F10MHz (MCCR1_CFS*1) /*  Freq. (fmc) = ~ 10 MHz         */
  718.                           /*  (9.585 MHz)                    */
  721. /*
  722.  * Synchronous Serial Port (SSP) control registers
  723.  *
  724.  * Registers
  725.  *    Ser4SSCR0  Serial port 4 Synchronous Serial Port (SSP) Control
  726.  *               Register 0 (read/write).
  727.  *    Ser4SSCR1  Serial port 4 Synchronous Serial Port (SSP) Control
  728.  *               Register 1 (read/write).
  729.  *               [Bits SPO and SP are only implemented in versions 2.0
  730.  *               (rev. = 8) and higher of the StrongARM SA-1100.]
  731.  *    Ser4SSDR   Serial port 4 Synchronous Serial Port (SSP) Data
  732.  *               Register (read/write).
  733.  *    Ser4SSSR   Serial port 4 Synchronous Serial Port (SSP) Status
  734.  *               Register (read/write).
  735.  *
  736.  * Clocks
  737.  *    fxtl, Txtl Frequency, period of the system crystal (3.6864 MHz
  738.  *               or 3.5795 MHz).
  739.  *    fss, Tss   Frequency, period of the SSP communication.
  740.  */
  742. #define Ser4SSCR0 __REG(0x80070060)  /* Ser. port 4 SSP Control Reg. 0 */
  743. #define Ser4SSCR1 __REG(0x80070064)  /* Ser. port 4 SSP Control Reg. 1 */
  744. #define Ser4SSDR __REG(0x8007006C)  /* Ser. port 4 SSP Data Reg. */
  745. #define Ser4SSSR __REG(0x80070074)  /* Ser. port 4 SSP Status Reg. */
  747. #define SSCR0_DSS Fld (4, 0) /* Data Size - 1 Select [3..15]    */
  748. #define SSCR0_DataSize(Size)     /*  Data Size Select [4..16]       */ 
  749.                  (((Size) - 1) << FShft (SSCR0_DSS))
  750. #define SSCR0_FRF Fld (2, 4) /* FRame Format                    */
  751. #define SSCR0_Motorola          /*  Motorola Serial Peripheral     */ 
  752.                           /*  Interface (SPI) format         */ 
  753.                  (0 << FShft (SSCR0_FRF))
  754. #define SSCR0_TI          /*  Texas Instruments Synchronous  */ 
  755.                           /*  Serial format                  */ 
  756.                  (1 << FShft (SSCR0_FRF))
  757. #define SSCR0_National          /*  National Microwire format      */ 
  758.                  (2 << FShft (SSCR0_FRF))
  759. #define SSCR0_SSE 0x00000080 /* SSP Enable                      */
  760. #define SSCR0_SCR Fld (8, 8) /* Serial Clock Rate divisor/2 - 1 */
  761.                           /* fss = fxtl/(2*(SCR + 1))        */
  762.                           /* Tss = 2*(SCR + 1)*Txtl          */
  763. #define SSCR0_SerClkDiv(Div)     /*  Serial Clock Divisor [2..512]  */ 
  764.                  (((Div) - 2)/2 << FShft (SSCR0_SCR))
  765.                           /*  fss = fxtl/(2*Floor (Div/2))   */
  766.                           /*  Tss = 2*Floor (Div/2)*Txtl     */
  767. #define SSCR0_CeilSerClkDiv(Div) /*  Ceil. of SerClkDiv [2..512]    */ 
  768.                  (((Div) - 1)/2 << FShft (SSCR0_SCR))
  769.                           /*  fss = fxtl/(2*Ceil (Div/2))    */
  770.                           /*  Tss = 2*Ceil (Div/2)*Txtl      */
  772. #define SSCR1_RIE 0x00000001 /* Receive FIFO 1/2-full or more   */
  773.                           /* Interrupt Enable                */
  774. #define SSCR1_TIE 0x00000002 /* Transmit FIFO 1/2-full or less  */
  775.                           /* Interrupt Enable                */
  776. #define SSCR1_LBM 0x00000004 /* Look-Back Mode                  */
  777. #define SSCR1_SPO 0x00000008 /* Sample clock (SCLK) POlarity    */
  778. #define SSCR1_SClkIactL (SSCR1_SPO*0) /*  Sample Clock Inactive Low      */
  779. #define SSCR1_SClkIactH (SSCR1_SPO*1) /*  Sample Clock Inactive High     */
  780. #define SSCR1_SP 0x00000010 /* Sample clock (SCLK) Phase       */
  781. #define SSCR1_SClk1P (SSCR1_SP*0) /*  Sample Clock active 1 Period   */
  782.                           /*  after frame (SFRM, 1st edge)   */
  783. #define SSCR1_SClk1_2P (SSCR1_SP*1) /*  Sample Clock active 1/2 Period */
  784.                           /*  after frame (SFRM, 1st edge)   */
  785. #define SSCR1_ECS 0x00000020 /* External Clock Select           */
  786. #define SSCR1_IntClk (SSCR1_ECS*0) /*  Internal Clock                 */
  787. #define SSCR1_ExtClk (SSCR1_ECS*1) /*  External Clock (GPIO [19])     */
  789. #define SSDR_DATA Fld (16, 0) /* receive/transmit DATA FIFOs     */
  791. #define SSSR_TNF 0x00000002 /* Transmit FIFO Not Full (read)   */
  792. #define SSSR_RNE 0x00000004 /* Receive FIFO Not Empty (read)   */
  793. #define SSSR_BSY 0x00000008 /* SSP BuSY (read)                 */
  794. #define SSSR_TFS 0x00000010 /* Transmit FIFO 1/2-full or less  */
  795.                           /* Service request (read)          */
  796. #define SSSR_RFS 0x00000020 /* Receive FIFO 1/2-full or more   */
  797.                           /* Service request (read)          */
  798. #define SSSR_ROR 0x00000040 /* Receive FIFO Over-Run           */
  801. /*
  802.  * Operating System (OS) timer control registers
  803.  *
  804.  * Registers
  805.  *    OSMR0      Operating System (OS) timer Match Register 0
  806.  *               (read/write).
  807.  *    OSMR1      Operating System (OS) timer Match Register 1
  808.  *               (read/write).
  809.  *    OSMR2      Operating System (OS) timer Match Register 2
  810.  *               (read/write).
  811.  *    OSMR3      Operating System (OS) timer Match Register 3
  812.  *               (read/write).
  813.  *    OSCR       Operating System (OS) timer Counter Register
  814.  *               (read/write).
  815.  *    OSSR       Operating System (OS) timer Status Register
  816.  *               (read/write).
  817.  *    OWER       Operating System (OS) timer Watch-dog Enable Register
  818.  *               (read/write).
  819.  *    OIER       Operating System (OS) timer Interrupt Enable Register
  820.  *               (read/write).
  821.  */
  823. #define OSMR0   __REG(0x90000000)  /* OS timer Match Reg. 0 */
  824. #define OSMR1   __REG(0x90000004)  /* OS timer Match Reg. 1 */
  825. #define OSMR2   __REG(0x90000008)  /* OS timer Match Reg. 2 */
  826. #define OSMR3   __REG(0x9000000c)  /* OS timer Match Reg. 3 */
  827. #define OSCR    __REG(0x90000010)  /* OS timer Counter Reg. */
  828. #define OSSR    __REG(0x90000014 )  /* OS timer Status Reg. */
  829. #define OWER    __REG(0x90000018 )  /* OS timer Watch-dog Enable Reg. */
  830. #define OIER    __REG(0x9000001C )  /* OS timer Interrupt Enable Reg. */
  832. #define OSSR_M(Nb)          /* Match detected [0..3]           */ 
  833.                  (0x00000001 << (Nb))
  834. #define OSSR_M0  OSSR_M (0) /* Match detected 0                */
  835. #define OSSR_M1  OSSR_M (1) /* Match detected 1                */
  836. #define OSSR_M2  OSSR_M (2) /* Match detected 2                */
  837. #define OSSR_M3  OSSR_M (3) /* Match detected 3                */
  839. #define OWER_WME 0x00000001 /* Watch-dog Match Enable          */
  840.                           /* (set only)                      */
  842. #define OIER_E(Nb)          /* match interrupt Enable [0..3]   */ 
  843.                  (0x00000001 << (Nb))
  844. #define OIER_E0  OIER_E (0) /* match interrupt Enable 0        */
  845. #define OIER_E1  OIER_E (1) /* match interrupt Enable 1        */
  846. #define OIER_E2  OIER_E (2) /* match interrupt Enable 2        */
  847. #define OIER_E3  OIER_E (3) /* match interrupt Enable 3        */
  850. /*
  851.  * Real-Time Clock (RTC) control registers
  852.  *
  853.  * Registers
  854.  *    RTAR       Real-Time Clock (RTC) Alarm Register (read/write).
  855.  *    RCNR       Real-Time Clock (RTC) CouNt Register (read/write).
  856.  *    RTTR       Real-Time Clock (RTC) Trim Register (read/write).
  857.  *    RTSR       Real-Time Clock (RTC) Status Register (read/write).
  858.  *
  859.  * Clocks
  860.  *    frtx, Trtx Frequency, period of the real-time clock crystal
  861.  *               (32.768 kHz nominal).
  862.  *    frtc, Trtc Frequency, period of the real-time clock counter
  863.  *               (1 Hz nominal).
  864.  */
  866. #define RTAR __REG(0x90010000)  /* RTC Alarm Reg. */
  867. #define RCNR __REG(0x90010004)  /* RTC CouNt Reg. */
  868. #define RTTR __REG(0x90010008)  /* RTC Trim Reg. */
  869. #define RTSR __REG(0x90010010)  /* RTC Status Reg. */
  871. #define RTTR_C   Fld (16, 0) /* clock divider Count - 1         */
  872. #define RTTR_D   Fld (10, 16) /* trim Delete count               */
  873.                           /* frtc = (1023*(C + 1) - D)*frtx/ */
  874.                           /*        (1023*(C + 1)^2)         */
  875.                           /* Trtc = (1023*(C + 1)^2)*Trtx/   */
  876.                           /*        (1023*(C + 1) - D)       */
  878. #define RTSR_AL  0x00000001 /* ALarm detected                  */
  879. #define RTSR_HZ  0x00000002 /* 1 Hz clock detected             */
  880. #define RTSR_ALE 0x00000004 /* ALarm interrupt Enable          */
  881. #define RTSR_HZE 0x00000008 /* 1 Hz clock interrupt Enable     */
  884. /*
  885.  * Power Manager (PM) control registers
  886.  *
  887.  * Registers
  888.  *    PMCR       Power Manager (PM) Control Register (read/write).
  889.  *    PSSR       Power Manager (PM) Sleep Status Register (read/write).
  890.  *    PSPR       Power Manager (PM) Scratch-Pad Register (read/write).
  891.  *    PWER       Power Manager (PM) Wake-up Enable Register
  892.  *               (read/write).
  893.  *    PCFR       Power Manager (PM) general ConFiguration Register
  894.  *               (read/write).
  895.  *    PPCR       Power Manager (PM) Phase-Locked Loop (PLL)
  896.  *               Configuration Register (read/write).
  897.  *    PGSR       Power Manager (PM) General-Purpose Input/Output (GPIO)
  898.  *               Sleep state Register (read/write, see GPIO pins).
  899.  *    POSR       Power Manager (PM) Oscillator Status Register (read).
  900.  *
  901.  * Clocks
  902.  *    fxtl, Txtl Frequency, period of the system crystal (3.6864 MHz
  903.  *               or 3.5795 MHz).
  904.  *    fcpu, Tcpu Frequency, period of the CPU core clock (CCLK).
  905.  */
  907. #define PMCR __REG(0x90020000)  /* PM Control Reg. */
  908. #define PSSR __REG(0x90020004)  /* PM Sleep Status Reg. */
  909. #define PSPR __REG(0x90020008)  /* PM Scratch-Pad Reg. */
  910. #define PWER __REG(0x9002000C)  /* PM Wake-up Enable Reg. */
  911. #define PCFR __REG(0x90020010)  /* PM general ConFiguration Reg. */
  912. #define PPCR __REG(0x90020014)  /* PM PLL Configuration Reg. */
  913. #define PGSR __REG(0x90020018)  /* PM GPIO Sleep state Reg. */
  914. #define POSR __REG(0x9002001C)  /* PM Oscillator Status Reg. */
  916. #define PMCR_SF  0x00000001 /* Sleep Force (set only)          */
  918. #define PSSR_SS  0x00000001 /* Software Sleep                  */
  919. #define PSSR_BFS 0x00000002 /* Battery Fault Status            */
  920.                           /* (BATT_FAULT)                    */
  921. #define PSSR_VFS 0x00000004 /* Vdd Fault Status (VDD_FAULT)    */
  922. #define PSSR_DH  0x00000008 /* DRAM control Hold               */
  923. #define PSSR_PH  0x00000010 /* Peripheral control Hold         */
  925. #define PWER_GPIO(Nb) GPIO_GPIO (Nb) /* GPIO [0..27] wake-up enable     */
  926. #define PWER_GPIO0 PWER_GPIO (0) /* GPIO  [0] wake-up enable        */
  927. #define PWER_GPIO1 PWER_GPIO (1) /* GPIO  [1] wake-up enable        */
  928. #define PWER_GPIO2 PWER_GPIO (2) /* GPIO  [2] wake-up enable        */
  929. #define PWER_GPIO3 PWER_GPIO (3) /* GPIO  [3] wake-up enable        */
  930. #define PWER_GPIO4 PWER_GPIO (4) /* GPIO  [4] wake-up enable        */
  931. #define PWER_GPIO5 PWER_GPIO (5) /* GPIO  [5] wake-up enable        */
  932. #define PWER_GPIO6 PWER_GPIO (6) /* GPIO  [6] wake-up enable        */
  933. #define PWER_GPIO7 PWER_GPIO (7) /* GPIO  [7] wake-up enable        */
  934. #define PWER_GPIO8 PWER_GPIO (8) /* GPIO  [8] wake-up enable        */
  935. #define PWER_GPIO9 PWER_GPIO (9) /* GPIO  [9] wake-up enable        */
  936. #define PWER_GPIO10 PWER_GPIO (10) /* GPIO [10] wake-up enable        */
  937. #define PWER_GPIO11 PWER_GPIO (11) /* GPIO [11] wake-up enable        */
  938. #define PWER_GPIO12 PWER_GPIO (12) /* GPIO [12] wake-up enable        */
  939. #define PWER_GPIO13 PWER_GPIO (13) /* GPIO [13] wake-up enable        */
  940. #define PWER_GPIO14 PWER_GPIO (14) /* GPIO [14] wake-up enable        */
  941. #define PWER_GPIO15 PWER_GPIO (15) /* GPIO [15] wake-up enable        */
  942. #define PWER_GPIO16 PWER_GPIO (16) /* GPIO [16] wake-up enable        */
  943. #define PWER_GPIO17 PWER_GPIO (17) /* GPIO [17] wake-up enable        */
  944. #define PWER_GPIO18 PWER_GPIO (18) /* GPIO [18] wake-up enable        */
  945. #define PWER_GPIO19 PWER_GPIO (19) /* GPIO [19] wake-up enable        */
  946. #define PWER_GPIO20 PWER_GPIO (20) /* GPIO [20] wake-up enable        */
  947. #define PWER_GPIO21 PWER_GPIO (21) /* GPIO [21] wake-up enable        */
  948. #define PWER_GPIO22 PWER_GPIO (22) /* GPIO [22] wake-up enable        */
  949. #define PWER_GPIO23 PWER_GPIO (23) /* GPIO [23] wake-up enable        */
  950. #define PWER_GPIO24 PWER_GPIO (24) /* GPIO [24] wake-up enable        */
  951. #define PWER_GPIO25 PWER_GPIO (25) /* GPIO [25] wake-up enable        */
  952. #define PWER_GPIO26 PWER_GPIO (26) /* GPIO [26] wake-up enable        */
  953. #define PWER_GPIO27 PWER_GPIO (27) /* GPIO [27] wake-up enable        */
  954. #define PWER_RTC 0x80000000 /* RTC alarm wake-up enable        */
  956. #define PCFR_OPDE 0x00000001 /* Oscillator Power-Down Enable    */
  957. #define PCFR_ClkRun (PCFR_OPDE*0) /*  Clock Running in sleep mode    */
  958. #define PCFR_ClkStp (PCFR_OPDE*1) /*  Clock Stopped in sleep mode    */
  959. #define PCFR_FP  0x00000002 /* Float PCMCIA pins               */
  960. #define PCFR_PCMCIANeg (PCFR_FP*0) /*  PCMCIA pins Negated (1)        */
  961. #define PCFR_PCMCIAFlt (PCFR_FP*1) /*  PCMCIA pins Floating           */
  962. #define PCFR_FS  0x00000004 /* Float Static memory pins        */
  963. #define PCFR_StMemNeg (PCFR_FS*0) /*  Static Memory pins Negated (1) */
  964. #define PCFR_StMemFlt (PCFR_FS*1) /*  Static Memory pins Floating    */
  965. #define PCFR_FO  0x00000008 /* Force RTC oscillator            */
  966.                           /* (32.768 kHz) enable On          */
  968. #define PPCR_CCF Fld (5, 0) /* CPU core Clock (CCLK) Freq.     */
  969. #define PPCR_Fx16          /*  Freq. x 16 (fcpu = 16*fxtl)    */ 
  970.                  (0x00 << FShft (PPCR_CCF))
  971. #define PPCR_Fx20          /*  Freq. x 20 (fcpu = 20*fxtl)    */ 
  972.                  (0x01 << FShft (PPCR_CCF))
  973. #define PPCR_Fx24          /*  Freq. x 24 (fcpu = 24*fxtl)    */ 
  974.                  (0x02 << FShft (PPCR_CCF))
  975. #define PPCR_Fx28          /*  Freq. x 28 (fcpu = 28*fxtl)    */ 
  976.                  (0x03 << FShft (PPCR_CCF))
  977. #define PPCR_Fx32          /*  Freq. x 32 (fcpu = 32*fxtl)    */ 
  978.                  (0x04 << FShft (PPCR_CCF))
  979. #define PPCR_Fx36          /*  Freq. x 36 (fcpu = 36*fxtl)    */ 
  980.                  (0x05 << FShft (PPCR_CCF))
  981. #define PPCR_Fx40          /*  Freq. x 40 (fcpu = 40*fxtl)    */ 
  982.                  (0x06 << FShft (PPCR_CCF))
  983. #define PPCR_Fx44          /*  Freq. x 44 (fcpu = 44*fxtl)    */ 
  984.                  (0x07 << FShft (PPCR_CCF))
  985. #define PPCR_Fx48          /*  Freq. x 48 (fcpu = 48*fxtl)    */ 
  986.                  (0x08 << FShft (PPCR_CCF))
  987. #define PPCR_Fx52          /*  Freq. x 52 (fcpu = 52*fxtl)    */ 
  988.                  (0x09 << FShft (PPCR_CCF))
  989. #define PPCR_Fx56          /*  Freq. x 56 (fcpu = 56*fxtl)    */ 
  990.                  (0x0A << FShft (PPCR_CCF))
  991. #define PPCR_Fx60          /*  Freq. x 60 (fcpu = 60*fxtl)    */ 
  992.                  (0x0B << FShft (PPCR_CCF))
  993. #define PPCR_Fx64          /*  Freq. x 64 (fcpu = 64*fxtl)    */ 
  994.                  (0x0C << FShft (PPCR_CCF))
  995. #define PPCR_Fx68          /*  Freq. x 68 (fcpu = 68*fxtl)    */ 
  996.                  (0x0D << FShft (PPCR_CCF))
  997. #define PPCR_Fx72          /*  Freq. x 72 (fcpu = 72*fxtl)    */ 
  998.                  (0x0E << FShft (PPCR_CCF))
  999. #define PPCR_Fx76          /*  Freq. x 76 (fcpu = 76*fxtl)    */ 
  1000.                  (0x0F << FShft (PPCR_CCF))
  1001.                           /*  3.6864 MHz crystal (fxtl):     */
  1002. #define PPCR_F59_0MHz PPCR_Fx16 /*   Freq. (fcpu) =  59.0 MHz      */
  1003. #define PPCR_F73_7MHz PPCR_Fx20 /*   Freq. (fcpu) =  73.7 MHz      */
  1004. #define PPCR_F88_5MHz PPCR_Fx24 /*   Freq. (fcpu) =  88.5 MHz      */
  1005. #define PPCR_F103_2MHz PPCR_Fx28 /*   Freq. (fcpu) = 103.2 MHz      */
  1006. #define PPCR_F118_0MHz PPCR_Fx32 /*   Freq. (fcpu) = 118.0 MHz      */
  1007. #define PPCR_F132_7MHz PPCR_Fx36 /*   Freq. (fcpu) = 132.7 MHz      */
  1008. #define PPCR_F147_5MHz PPCR_Fx40 /*   Freq. (fcpu) = 147.5 MHz      */
  1009. #define PPCR_F162_2MHz PPCR_Fx44 /*   Freq. (fcpu) = 162.2 MHz      */
  1010. #define PPCR_F176_9MHz PPCR_Fx48 /*   Freq. (fcpu) = 176.9 MHz      */
  1011. #define PPCR_F191_7MHz PPCR_Fx52 /*   Freq. (fcpu) = 191.7 MHz      */
  1012. #define PPCR_F206_4MHz PPCR_Fx56 /*   Freq. (fcpu) = 206.4 MHz      */
  1013. #define PPCR_F221_2MHz PPCR_Fx60 /*   Freq. (fcpu) = 221.2 MHz      */
  1014. #define PPCR_F239_6MHz PPCR_Fx64 /*   Freq. (fcpu) = 239.6 MHz      */
  1015. #define PPCR_F250_7MHz PPCR_Fx68 /*   Freq. (fcpu) = 250.7 MHz      */
  1016. #define PPCR_F265_4MHz PPCR_Fx72 /*   Freq. (fcpu) = 265.4 MHz      */
  1017. #define PPCR_F280_2MHz PPCR_Fx76 /*   Freq. (fcpu) = 280.2 MHz      */
  1018.                           /*  3.5795 MHz crystal (fxtl):     */
  1019. #define PPCR_F57_3MHz PPCR_Fx16 /*   Freq. (fcpu) =  57.3 MHz      */
  1020. #define PPCR_F71_6MHz PPCR_Fx20 /*   Freq. (fcpu) =  71.6 MHz      */
  1021. #define PPCR_F85_9MHz PPCR_Fx24 /*   Freq. (fcpu) =  85.9 MHz      */
  1022. #define PPCR_F100_2MHz PPCR_Fx28 /*   Freq. (fcpu) = 100.2 MHz      */
  1023. #define PPCR_F114_5MHz PPCR_Fx32 /*   Freq. (fcpu) = 114.5 MHz      */
  1024. #define PPCR_F128_9MHz PPCR_Fx36 /*   Freq. (fcpu) = 128.9 MHz      */
  1025. #define PPCR_F143_2MHz PPCR_Fx40 /*   Freq. (fcpu) = 143.2 MHz      */
  1026. #define PPCR_F157_5MHz PPCR_Fx44 /*   Freq. (fcpu) = 157.5 MHz      */
  1027. #define PPCR_F171_8MHz PPCR_Fx48 /*   Freq. (fcpu) = 171.8 MHz      */
  1028. #define PPCR_F186_1MHz PPCR_Fx52 /*   Freq. (fcpu) = 186.1 MHz      */
  1029. #define PPCR_F200_5MHz PPCR_Fx56 /*   Freq. (fcpu) = 200.5 MHz      */
  1030. #define PPCR_F214_8MHz PPCR_Fx60 /*   Freq. (fcpu) = 214.8 MHz      */
  1031. #define PPCR_F229_1MHz PPCR_Fx64 /*   Freq. (fcpu) = 229.1 MHz      */
  1032. #define PPCR_F243_4MHz PPCR_Fx68 /*   Freq. (fcpu) = 243.4 MHz      */
  1033. #define PPCR_F257_7MHz PPCR_Fx72 /*   Freq. (fcpu) = 257.7 MHz      */
  1034. #define PPCR_F272_0MHz PPCR_Fx76 /*   Freq. (fcpu) = 272.0 MHz      */
  1036. #define POSR_OOK 0x00000001 /* RTC Oscillator (32.768 kHz) OK  */
  1039. /*
  1040.  * Reset Controller (RC) control registers
  1041.  *
  1042.  * Registers
  1043.  *    RSRR       Reset Controller (RC) Software Reset Register
  1044.  *               (read/write).
  1045.  *    RCSR       Reset Controller (RC) Status Register (read/write).
  1046.  */
  1048. #define RSRR __REG(0x90030000)  /* RC Software Reset Reg. */
  1049. #define RCSR __REG(0x90030004)  /* RC Status Reg. */
  1051. #define RSRR_SWR 0x00000001 /* SoftWare Reset (set only)       */
  1053. #define RCSR_HWR 0x00000001 /* HardWare Reset                  */
  1054. #define RCSR_SWR 0x00000002 /* SoftWare Reset                  */
  1055. #define RCSR_WDR 0x00000004 /* Watch-Dog Reset                 */
  1056. #define RCSR_SMR 0x00000008 /* Sleep-Mode Reset                */
  1059. /*
  1060.  * Test unit control registers
  1061.  *
  1062.  * Registers
  1063.  *    TUCR       Test Unit Control Register (read/write).
  1064.  */
  1066. #define TUCR __REG(0x90030008)  /* Test Unit Control Reg. */
  1068. #define TUCR_TIC 0x00000040 /* TIC mode                        */
  1069. #define TUCR_TTST 0x00000080 /* Trim TeST mode                  */
  1070. #define TUCR_RCRC 0x00000100 /* Richard's Cyclic Redundancy     */
  1071.                           /* Check                           */
  1072. #define TUCR_PMD 0x00000200 /* Power Management Disable        */
  1073. #define TUCR_MR  0x00000400 /* Memory Request mode             */
  1074. #define TUCR_NoMB (TUCR_MR*0) /*  No Memory Bus request & grant  */
  1075. #define TUCR_MBGPIO (TUCR_MR*1) /*  Memory Bus request (MBREQ) &   */
  1076.                           /*  grant (MBGNT) on GPIO [22:21]  */
  1077. #define TUCR_CTB Fld (3, 20) /* Clock Test Bits                 */
  1078. #define TUCR_FDC 0x00800000 /* RTC Force Delete Count          */
  1079. #define TUCR_FMC 0x01000000 /* Force Michelle's Control mode   */
  1080. #define TUCR_TMC 0x02000000 /* RTC Trimmer Multiplexer Control */
  1081. #define TUCR_DPS 0x04000000 /* Disallow Pad Sleep              */
  1082. #define TUCR_TSEL Fld (3, 29) /* clock Test SELect on GPIO [27]  */
  1083. #define TUCR_32_768kHz          /*  32.768 kHz osc. on GPIO [27]   */ 
  1084.                  (0 << FShft (TUCR_TSEL))
  1085. #define TUCR_3_6864MHz          /*  3.6864 MHz osc. on GPIO [27]   */ 
  1086.                  (1 << FShft (TUCR_TSEL))
  1087. #define TUCR_VDD          /*  VDD ring osc./16 on GPIO [27]  */ 
  1088.                  (2 << FShft (TUCR_TSEL))
  1089. #define TUCR_96MHzPLL          /*  96 MHz PLL/4 on GPIO [27]      */ 
  1090.                  (3 << FShft (TUCR_TSEL))
  1091. #define TUCR_Clock          /*  internal (fcpu/2) & 32.768 kHz */ 
  1092.                           /*  Clocks on GPIO [26:27]         */ 
  1093.                  (4 << FShft (TUCR_TSEL))
  1094. #define TUCR_3_6864MHzA          /*  3.6864 MHz osc. on GPIO [27]   */ 
  1095.                           /*  (Alternative)                  */ 
  1096.                  (5 << FShft (TUCR_TSEL))
  1097. #define TUCR_MainPLL          /*  Main PLL/16 on GPIO [27]       */ 
  1098.                  (6 << FShft (TUCR_TSEL))
  1099. #define TUCR_VDDL          /*  VDDL ring osc./4 on GPIO [27]  */ 
  1100.                  (7 << FShft (TUCR_TSEL))
  1103. /*
  1104.  * General-Purpose Input/Output (GPIO) control registers
  1105.  *
  1106.  * Registers
  1107.  *    GPLR       General-Purpose Input/Output (GPIO) Pin Level
  1108.  *               Register (read).
  1109.  *    GPDR       General-Purpose Input/Output (GPIO) Pin Direction
  1110.  *               Register (read/write).
  1111.  *    GPSR       General-Purpose Input/Output (GPIO) Pin output Set
  1112.  *               Register (write).
  1113.  *    GPCR       General-Purpose Input/Output (GPIO) Pin output Clear
  1114.  *               Register (write).
  1115.  *    GRER       General-Purpose Input/Output (GPIO) Rising-Edge
  1116.  *               detect Register (read/write).
  1117.  *    GFER       General-Purpose Input/Output (GPIO) Falling-Edge
  1118.  *               detect Register (read/write).
  1119.  *    GEDR       General-Purpose Input/Output (GPIO) Edge Detect
  1120.  *               status Register (read/write).
  1121.  *    GAFR       General-Purpose Input/Output (GPIO) Alternate
  1122.  *               Function Register (read/write).
  1123.  *
  1124.  * Clock
  1125.  *    fcpu, Tcpu Frequency, period of the CPU core clock (CCLK).
  1126.  */
  1128. #define GPLR __REG(0x90040000)  /* GPIO Pin Level Reg.             */
  1129. #define GPDR __REG(0x90040004)  /* GPIO Pin Direction Reg.         */
  1130. #define GPSR __REG(0x90040008)  /* GPIO Pin output Set Reg.        */
  1131. #define GPCR __REG(0x9004000C)  /* GPIO Pin output Clear Reg.      */
  1132. #define GRER __REG(0x90040010)  /* GPIO Rising-Edge detect Reg.    */
  1133. #define GFER __REG(0x90040014)  /* GPIO Falling-Edge detect Reg.   */
  1134. #define GEDR __REG(0x90040018)  /* GPIO Edge Detect status Reg.    */
  1135. #define GAFR __REG(0x9004001C)  /* GPIO Alternate Function Reg.    */
  1137. #define GPIO_MIN (0)
  1138. #define GPIO_MAX (27)
  1140. #define GPIO_GPIO(Nb)          /* GPIO [0..27]                    */ 
  1141.                  (0x00000001 << (Nb))
  1142. #define GPIO_GPIO0 GPIO_GPIO (0) /* GPIO  [0]                       */
  1143. #define GPIO_GPIO1 GPIO_GPIO (1) /* GPIO  [1]                       */
  1144. #define GPIO_GPIO2 GPIO_GPIO (2) /* GPIO  [2]                       */
  1145. #define GPIO_GPIO3 GPIO_GPIO (3) /* GPIO  [3]                       */
  1146. #define GPIO_GPIO4 GPIO_GPIO (4) /* GPIO  [4]                       */
  1147. #define GPIO_GPIO5 GPIO_GPIO (5) /* GPIO  [5]                       */
  1148. #define GPIO_GPIO6 GPIO_GPIO (6) /* GPIO  [6]                       */
  1149. #define GPIO_GPIO7 GPIO_GPIO (7) /* GPIO  [7]                       */
  1150. #define GPIO_GPIO8 GPIO_GPIO (8) /* GPIO  [8]                       */
  1151. #define GPIO_GPIO9 GPIO_GPIO (9) /* GPIO  [9]                       */
  1152. #define GPIO_GPIO10 GPIO_GPIO (10) /* GPIO [10]                       */
  1153. #define GPIO_GPIO11 GPIO_GPIO (11) /* GPIO [11]                       */
  1154. #define GPIO_GPIO12 GPIO_GPIO (12) /* GPIO [12]                       */
  1155. #define GPIO_GPIO13 GPIO_GPIO (13) /* GPIO [13]                       */
  1156. #define GPIO_GPIO14 GPIO_GPIO (14) /* GPIO [14]                       */
  1157. #define GPIO_GPIO15 GPIO_GPIO (15) /* GPIO [15]                       */
  1158. #define GPIO_GPIO16 GPIO_GPIO (16) /* GPIO [16]                       */
  1159. #define GPIO_GPIO17 GPIO_GPIO (17) /* GPIO [17]                       */
  1160. #define GPIO_GPIO18 GPIO_GPIO (18) /* GPIO [18]                       */
  1161. #define GPIO_GPIO19 GPIO_GPIO (19) /* GPIO [19]                       */
  1162. #define GPIO_GPIO20 GPIO_GPIO (20) /* GPIO [20]                       */
  1163. #define GPIO_GPIO21 GPIO_GPIO (21) /* GPIO [21]                       */
  1164. #define GPIO_GPIO22 GPIO_GPIO (22) /* GPIO [22]                       */
  1165. #define GPIO_GPIO23 GPIO_GPIO (23) /* GPIO [23]                       */
  1166. #define GPIO_GPIO24 GPIO_GPIO (24) /* GPIO [24]                       */
  1167. #define GPIO_GPIO25 GPIO_GPIO (25) /* GPIO [25]                       */
  1168. #define GPIO_GPIO26 GPIO_GPIO (26) /* GPIO [26]                       */
  1169. #define GPIO_GPIO27 GPIO_GPIO (27) /* GPIO [27]                       */
  1171. #define GPIO_LDD(Nb)          /* LCD Data [8..15] (O)            */ 
  1172.                  GPIO_GPIO ((Nb) - 6)
  1173. #define GPIO_LDD8 GPIO_LDD (8) /* LCD Data  [8] (O)               */
  1174. #define GPIO_LDD9 GPIO_LDD (9) /* LCD Data  [9] (O)               */
  1175. #define GPIO_LDD10 GPIO_LDD (10) /* LCD Data [10] (O)               */
  1176. #define GPIO_LDD11 GPIO_LDD (11) /* LCD Data [11] (O)               */
  1177. #define GPIO_LDD12 GPIO_LDD (12) /* LCD Data [12] (O)               */
  1178. #define GPIO_LDD13 GPIO_LDD (13) /* LCD Data [13] (O)               */
  1179. #define GPIO_LDD14 GPIO_LDD (14) /* LCD Data [14] (O)               */
  1180. #define GPIO_LDD15 GPIO_LDD (15) /* LCD Data [15] (O)               */
  1181.                           /* ser. port 4:                    */
  1182. #define GPIO_SSP_TXD GPIO_GPIO (10) /*  SSP Transmit Data (O)          */
  1183. #define GPIO_SSP_RXD GPIO_GPIO (11) /*  SSP Receive Data (I)           */
  1184. #define GPIO_SSP_SCLK GPIO_GPIO (12) /*  SSP Sample CLocK (O)           */
  1185. #define GPIO_SSP_SFRM GPIO_GPIO (13) /*  SSP Sample FRaMe (O)           */
  1186.                           /* ser. port 1:                    */
  1187. #define GPIO_UART_TXD GPIO_GPIO (14) /*  UART Transmit Data (O)         */
  1188. #define GPIO_UART_RXD GPIO_GPIO (15) /*  UART Receive Data (I)          */
  1189. #define GPIO_SDLC_SCLK GPIO_GPIO (16) /*  SDLC Sample CLocK (I/O)        */
  1190. #define GPIO_SDLC_AAF GPIO_GPIO (17) /*  SDLC Abort After Frame (O)     */
  1191. #define GPIO_UART_SCLK1 GPIO_GPIO (18) /*  UART Sample CLocK 1 (I)        */
  1192.                           /* ser. port 4:                    */
  1193. #define GPIO_SSP_CLK GPIO_GPIO (19) /*  SSP external CLocK (I)         */
  1194.                           /* ser. port 3:                    */
  1195. #define GPIO_UART_SCLK3 GPIO_GPIO (20) /*  UART Sample CLocK 3 (I)        */
  1196.                           /* ser. port 4:                    */
  1197. #define GPIO_MCP_CLK GPIO_GPIO (21) /*  MCP CLocK (I)                  */
  1198.                           /* test controller:                */
  1199. #define GPIO_TIC_ACK GPIO_GPIO (21) /*  TIC ACKnowledge (O)            */
  1200. #define GPIO_MBGNT GPIO_GPIO (21) /*  Memory Bus GraNT (O)           */
  1201. #define GPIO_TREQA GPIO_GPIO (22) /*  TIC REQuest A (I)              */
  1202. #define GPIO_MBREQ GPIO_GPIO (22) /*  Memory Bus REQuest (I)         */
  1203. #define GPIO_TREQB GPIO_GPIO (23) /*  TIC REQuest B (I)              */
  1204. #define GPIO_1Hz GPIO_GPIO (25) /* 1 Hz clock (O)                  */
  1205. #define GPIO_RCLK GPIO_GPIO (26) /* internal (R) CLocK (O, fcpu/2)  */
  1206. #define GPIO_32_768kHz GPIO_GPIO (27) /* 32.768 kHz clock (O, RTC)       */
  1208. #define GPDR_In  0        /* Input                           */
  1209. #define GPDR_Out 1        /* Output                          */
  1212. /*
  1213.  * Interrupt Controller (IC) control registers
  1214.  *
  1215.  * Registers
  1216.  *    ICIP       Interrupt Controller (IC) Interrupt ReQuest (IRQ)
  1217.  *               Pending register (read).
  1218.  *    ICMR       Interrupt Controller (IC) Mask Register (read/write).
  1219.  *    ICLR       Interrupt Controller (IC) Level Register (read/write).
  1220.  *    ICCR       Interrupt Controller (IC) Control Register
  1221.  *               (read/write).
  1222.  *               [The ICCR register is only implemented in versions 2.0
  1223.  *               (rev. = 8) and higher of the StrongARM SA-1100.]
  1224.  *    ICFP       Interrupt Controller (IC) Fast Interrupt reQuest
  1225.  *               (FIQ) Pending register (read).
  1226.  *    ICPR       Interrupt Controller (IC) Pending Register (read).
  1227.  *               [The ICPR register is active low (inverted) in
  1228.  *               versions 1.0 (rev. = 1) and 1.1 (rev. = 2) of the
  1229.  *               StrongARM SA-1100, it is active high (non-inverted) in
  1230.  *               versions 2.0 (rev. = 8) and higher.]
  1231.  */
  1233. #define ICIP __REG(0x90050000)  /* IC IRQ Pending reg.             */
  1234. #define ICMR __REG(0x90050004)  /* IC Mask Reg.                    */
  1235. #define ICLR __REG(0x90050008)  /* IC Level Reg.                   */
  1236. #define ICCR __REG(0x9005000C)  /* IC Control Reg.                 */
  1237. #define ICFP __REG(0x90050010)  /* IC FIQ Pending reg.             */
  1238. #define ICPR __REG(0x90050020)  /* IC Pending Reg.                 */
  1240. #define IC_GPIO(Nb)          /* GPIO [0..10]                    */ 
  1241.                  (0x00000001 << (Nb))
  1242. #define IC_GPIO0 IC_GPIO (0) /* GPIO  [0]                       */
  1243. #define IC_GPIO1 IC_GPIO (1) /* GPIO  [1]                       */
  1244. #define IC_GPIO2 IC_GPIO (2) /* GPIO  [2]                       */
  1245. #define IC_GPIO3 IC_GPIO (3) /* GPIO  [3]                       */
  1246. #define IC_GPIO4 IC_GPIO (4) /* GPIO  [4]                       */
  1247. #define IC_GPIO5 IC_GPIO (5) /* GPIO  [5]                       */
  1248. #define IC_GPIO6 IC_GPIO (6) /* GPIO  [6]                       */
  1249. #define IC_GPIO7 IC_GPIO (7) /* GPIO  [7]                       */
  1250. #define IC_GPIO8 IC_GPIO (8) /* GPIO  [8]                       */
  1251. #define IC_GPIO9 IC_GPIO (9) /* GPIO  [9]                       */
  1252. #define IC_GPIO10 IC_GPIO (10) /* GPIO [10]                       */
  1253. #define IC_GPIO11_27 0x00000800 /* GPIO [11:27] (ORed)             */
  1254. #define IC_LCD   0x00001000 /* LCD controller                  */
  1255. #define IC_Ser0UDC 0x00002000 /* Ser. port 0 UDC                 */
  1256. #define IC_Ser1SDLC 0x00004000 /* Ser. port 1 SDLC                */
  1257. #define IC_Ser1UART 0x00008000 /* Ser. port 1 UART                */
  1258. #define IC_Ser2ICP 0x00010000 /* Ser. port 2 ICP                 */
  1259. #define IC_Ser3UART 0x00020000 /* Ser. port 3 UART                */
  1260. #define IC_Ser4MCP 0x00040000 /* Ser. port 4 MCP                 */
  1261. #define IC_Ser4SSP 0x00080000 /* Ser. port 4 SSP                 */
  1262. #define IC_DMA(Nb)          /* DMA controller channel [0..5]   */ 
  1263.                  (0x00100000 << (Nb))
  1264. #define IC_DMA0  IC_DMA (0) /* DMA controller channel 0        */
  1265. #define IC_DMA1  IC_DMA (1) /* DMA controller channel 1        */
  1266. #define IC_DMA2  IC_DMA (2) /* DMA controller channel 2        */
  1267. #define IC_DMA3  IC_DMA (3) /* DMA controller channel 3        */
  1268. #define IC_DMA4  IC_DMA (4) /* DMA controller channel 4        */
  1269. #define IC_DMA5  IC_DMA (5) /* DMA controller channel 5        */
  1270. #define IC_OST(Nb)          /* OS Timer match [0..3]           */ 
  1271.                  (0x04000000 << (Nb))
  1272. #define IC_OST0  IC_OST (0) /* OS Timer match 0                */
  1273. #define IC_OST1  IC_OST (1) /* OS Timer match 1                */
  1274. #define IC_OST2  IC_OST (2) /* OS Timer match 2                */
  1275. #define IC_OST3  IC_OST (3) /* OS Timer match 3                */
  1276. #define IC_RTC1Hz 0x40000000 /* RTC 1 Hz clock                  */
  1277. #define IC_RTCAlrm 0x80000000 /* RTC Alarm                       */
  1279. #define ICLR_IRQ 0        /* Interrupt ReQuest               */
  1280. #define ICLR_FIQ 1        /* Fast Interrupt reQuest          */
  1282. #define ICCR_DIM 0x00000001 /* Disable Idle-mode interrupt     */
  1283.                           /* Mask                            */
  1284. #define ICCR_IdleAllInt (ICCR_DIM*0) /*  Idle-mode All Interrupt enable */
  1285.                           /*  (ICMR ignored)                 */
  1286. #define ICCR_IdleMskInt (ICCR_DIM*1) /*  Idle-mode non-Masked Interrupt */
  1287.                           /*  enable (ICMR used)             */
  1290. /*
  1291.  * Peripheral Pin Controller (PPC) control registers
  1292.  *
  1293.  * Registers
  1294.  *    PPDR       Peripheral Pin Controller (PPC) Pin Direction
  1295.  *               Register (read/write).
  1296.  *    PPSR       Peripheral Pin Controller (PPC) Pin State Register
  1297.  *               (read/write).
  1298.  *    PPAR       Peripheral Pin Controller (PPC) Pin Assignment
  1299.  *               Register (read/write).
  1300.  *    PSDR       Peripheral Pin Controller (PPC) Sleep-mode pin
  1301.  *               Direction Register (read/write).
  1302.  *    PPFR       Peripheral Pin Controller (PPC) Pin Flag Register
  1303.  *               (read).
  1304.  */
  1306. #define PPDR __REG(0x90060000)  /* PPC Pin Direction Reg.          */
  1307. #define PPSR __REG(0x90060004)  /* PPC Pin State Reg.              */
  1308. #define PPAR __REG(0x90060008)  /* PPC Pin Assignment Reg.         */
  1309. #define PSDR __REG(0x9006000C)  /* PPC Sleep-mode pin Direction Reg. */
  1310. #define PPFR __REG(0x90060010)  /* PPC Pin Flag Reg.               */
  1312. #define PPC_LDD(Nb)          /* LCD Data [0..7]                 */ 
  1313.                  (0x00000001 << (Nb))
  1314. #define PPC_LDD0 PPC_LDD (0) /* LCD Data [0]                    */
  1315. #define PPC_LDD1 PPC_LDD (1) /* LCD Data [1]                    */
  1316. #define PPC_LDD2 PPC_LDD (2) /* LCD Data [2]                    */
  1317. #define PPC_LDD3 PPC_LDD (3) /* LCD Data [3]                    */
  1318. #define PPC_LDD4 PPC_LDD (4) /* LCD Data [4]                    */
  1319. #define PPC_LDD5 PPC_LDD (5) /* LCD Data [5]                    */
  1320. #define PPC_LDD6 PPC_LDD (6) /* LCD Data [6]                    */
  1321. #define PPC_LDD7 PPC_LDD (7) /* LCD Data [7]                    */
  1322. #define PPC_L_PCLK 0x00000100 /* LCD Pixel CLocK                 */
  1323. #define PPC_L_LCLK 0x00000200 /* LCD Line CLocK                  */
  1324. #define PPC_L_FCLK 0x00000400 /* LCD Frame CLocK                 */
  1325. #define PPC_L_BIAS 0x00000800 /* LCD AC BIAS                     */
  1326.                           /* ser. port 1:                    */
  1327. #define PPC_TXD1 0x00001000 /*  SDLC/UART Transmit Data 1      */
  1328. #define PPC_RXD1 0x00002000 /*  SDLC/UART Receive Data 1       */
  1329.                           /* ser. port 2:                    */
  1330. #define PPC_TXD2 0x00004000 /*  IPC Transmit Data 2            */
  1331. #define PPC_RXD2 0x00008000 /*  IPC Receive Data 2             */
  1332.                           /* ser. port 3:                    */
  1333. #define PPC_TXD3 0x00010000 /*  UART Transmit Data 3           */
  1334. #define PPC_RXD3 0x00020000 /*  UART Receive Data 3            */
  1335.                           /* ser. port 4:                    */
  1336. #define PPC_TXD4 0x00040000 /*  MCP/SSP Transmit Data 4        */
  1337. #define PPC_RXD4 0x00080000 /*  MCP/SSP Receive Data 4         */
  1338. #define PPC_SCLK 0x00100000 /*  MCP/SSP Sample CLocK           */
  1339. #define PPC_SFRM 0x00200000 /*  MCP/SSP Sample FRaMe           */
  1341. #define PPDR_In  0        /* Input                           */
  1342. #define PPDR_Out 1        /* Output                          */
  1344.                           /* ser. port 1:                    */
  1345. #define PPAR_UPR 0x00001000 /*  UART Pin Reassignment          */
  1346. #define PPAR_UARTTR (PPAR_UPR*0) /*   UART on TXD_1 & RXD_1         */
  1347. #define PPAR_UARTGPIO (PPAR_UPR*1) /*   UART on GPIO [14:15]          */
  1348.                           /* ser. port 4:                    */
  1349. #define PPAR_SPR 0x00040000 /*  SSP Pin Reassignment           */
  1350. #define PPAR_SSPTRSS (PPAR_SPR*0) /*   SSP on TXD_C, RXD_C, SCLK_C,  */
  1351.                           /*   & SFRM_C                      */
  1352. #define PPAR_SSPGPIO (PPAR_SPR*1) /*   SSP on GPIO [10:13]           */
  1354. #define PSDR_OutL 0        /* Output Low in sleep mode        */
  1355. #define PSDR_Flt 1        /* Floating (input) in sleep mode  */
  1357. #define PPFR_LCD 0x00000001 /* LCD controller                  */
  1358. #define PPFR_SP1TX 0x00001000 /* Ser. Port 1 SDLC/UART Transmit  */
  1359. #define PPFR_SP1RX 0x00002000 /* Ser. Port 1 SDLC/UART Receive   */
  1360. #define PPFR_SP2TX 0x00004000 /* Ser. Port 2 ICP Transmit        */
  1361. #define PPFR_SP2RX 0x00008000 /* Ser. Port 2 ICP Receive         */
  1362. #define PPFR_SP3TX 0x00010000 /* Ser. Port 3 UART Transmit       */
  1363. #define PPFR_SP3RX 0x00020000 /* Ser. Port 3 UART Receive        */
  1364. #define PPFR_SP4 0x00040000 /* Ser. Port 4 MCP/SSP             */
  1365. #define PPFR_PerEn 0        /* Peripheral Enabled              */
  1366. #define PPFR_PPCEn 1        /* PPC Enabled                     */
  1369. /*
  1370.  * Dynamic Random-Access Memory (DRAM) control registers
  1371.  *
  1372.  * Registers
  1373.  *    MDCNFG     Memory system: Dynamic Random-Access Memory (DRAM)
  1374.  *               CoNFiGuration register (read/write).
  1375.  *    MDCAS0     Memory system: Dynamic Random-Access Memory (DRAM)
  1376.  *               Column Address Strobe (CAS) shift register 0
  1377.  *               (read/write).
  1378.  *    MDCAS1     Memory system: Dynamic Random-Access Memory (DRAM)
  1379.  *               Column Address Strobe (CAS) shift register 1
  1380.  *               (read/write).
  1381.  *    MDCAS2     Memory system: Dynamic Random-Access Memory (DRAM)
  1382.  *               Column Address Strobe (CAS) shift register 2
  1383.  *               (read/write).
  1384.  *
  1385.  * Clocks
  1386.  *    fcpu, Tcpu Frequency, period of the CPU core clock (CCLK).
  1387.  *    fmem, Tmem Frequency, period of the memory clock (fmem = fcpu/2).
  1388.  *    fcas, Tcas Frequency, period of the DRAM CAS shift registers.
  1389.  */
  1391. #define MDCNFG __REG(0xA0000000)  /*  DRAM CoNFiGuration reg. */
  1392. #define MDCAS0 __REG(0xA0000004)  /* DRAM CAS shift reg. 0 */
  1393. #define MDCAS1 __REG(0xA0000008)  /* DRAM CAS shift reg. 1 */
  1394. #define MDCAS2 __REG(0xA000000c)  /* DRAM CAS shift reg. 2 */
  1396. /* SA1100 MDCNFG values */
  1397. #define MDCNFG_DE(Nb)          /* DRAM Enable bank [0..3]         */ 
  1398.                  (0x00000001 << (Nb))
  1399. #define MDCNFG_DE0 MDCNFG_DE (0) /* DRAM Enable bank 0              */
  1400. #define MDCNFG_DE1 MDCNFG_DE (1) /* DRAM Enable bank 1              */
  1401. #define MDCNFG_DE2 MDCNFG_DE (2) /* DRAM Enable bank 2              */
  1402. #define MDCNFG_DE3 MDCNFG_DE (3) /* DRAM Enable bank 3              */
  1403. #define MDCNFG_DRAC Fld (2, 4) /* DRAM Row Address Count - 9      */
  1404. #define MDCNFG_RowAdd(Add)       /*  Row Address count [9..12]      */ 
  1405.                  (((Add) - 9) << FShft (MDCNFG_DRAC))
  1406. #define MDCNFG_CDB2 0x00000040 /* shift reg. Clock Divide By 2    */
  1407.                           /* (fcas = fcpu/2)                 */
  1408. #define MDCNFG_TRP Fld (4, 7) /* Time RAS Pre-charge - 1 [Tmem]  */
  1409. #define MDCNFG_PrChrg(Tcpu)      /*  Pre-Charge time [2..32 Tcpu]   */ 
  1410.                  (((Tcpu) - 2)/2 << FShft (MDCNFG_TRP))
  1411. #define MDCNFG_CeilPrChrg(Tcpu)  /*  Ceil. of PrChrg [2..32 Tcpu]   */ 
  1412.                  (((Tcpu) - 1)/2 << FShft (MDCNFG_TRP))
  1413. #define MDCNFG_TRASR Fld (4, 11) /* Time RAS Refresh - 1 [Tmem]     */
  1414. #define MDCNFG_Ref(Tcpu)         /*  Refresh time [2..32 Tcpu]      */ 
  1415.                  (((Tcpu) - 2)/2 << FShft (MDCNFG_TRASR))
  1416. #define MDCNFG_CeilRef(Tcpu)     /*  Ceil. of Ref [2..32 Tcpu]      */ 
  1417.                  (((Tcpu) - 1)/2 << FShft (MDCNFG_TRASR))
  1418. #define MDCNFG_TDL Fld (2, 15) /* Time Data Latch [Tcpu]          */
  1419. #define MDCNFG_DataLtch(Tcpu)    /*  Data Latch delay [0..3 Tcpu]   */ 
  1420.                  ((Tcpu) << FShft (MDCNFG_TDL))
  1421. #define MDCNFG_DRI Fld (15, 17) /* min. DRAM Refresh Interval/4    */
  1422.                           /* [Tmem]                          */
  1423. #define MDCNFG_RefInt(Tcpu)      /*  min. Refresh Interval          */ 
  1424.                           /*  [0..262136 Tcpu]               */ 
  1425.                  ((Tcpu)/8 << FShft (MDCNFG_DRI))
  1427. /* SA1110 MDCNFG values */
  1428. #define MDCNFG_SA1110_DE0 0x00000001 /* DRAM Enable bank 0        */
  1429. #define MDCNFG_SA1110_DE1 0x00000002  /* DRAM Enable bank 1        */
  1430. #define MDCNFG_SA1110_DTIM0 0x00000004 /* DRAM timing type 0/1      */
  1431. #define MDCNFG_SA1110_DWID0 0x00000008 /* DRAM bus width 0/1        */
  1432. #define MDCNFG_SA1110_DRAC0 Fld(3, 4) /* DRAM row addr bit count   */
  1433.                           /* bank 0/1                  */
  1434. #define MDCNFG_SA1110_CDB20 0x00000080 /* Mem Clock divide by 2 0/1 */
  1435. #define MDCNFG_SA1110_TRP0 Fld(3, 8) /* RAS precharge 0/1         */
  1436. #define MDCNFG_SA1110_TDL0 Fld(2, 12) /* Data input latch after CAS*/
  1437.                           /* deassertion 0/1           */
  1438. #define MDCNFG_SA1110_TWR0 Fld(2, 14) /* SDRAM write recovery 0/1  */
  1439. #define MDCNFG_SA1110_DE2 0x00010000 /* DRAM Enable bank 0        */
  1440. #define MDCNFG_SA1110_DE3 0x00020000  /* DRAM Enable bank 1        */
  1441. #define MDCNFG_SA1110_DTIM2 0x00040000 /* DRAM timing type 0/1      */
  1442. #define MDCNFG_SA1110_DWID2 0x00080000 /* DRAM bus width 0/1        */
  1443. #define MDCNFG_SA1110_DRAC2 Fld(3, 20) /* DRAM row addr bit count   */
  1444.                           /* bank 0/1                  */
  1445. #define MDCNFG_SA1110_CDB22 0x00800000 /* Mem Clock divide by 2 0/1 */
  1446. #define MDCNFG_SA1110_TRP2 Fld(3, 24) /* RAS precharge 0/1         */
  1447. #define MDCNFG_SA1110_TDL2 Fld(2, 28) /* Data input latch after CAS*/
  1448.                           /* deassertion 0/1           */
  1449. #define MDCNFG_SA1110_TWR2 Fld(2, 30) /* SDRAM write recovery 0/1  */
  1452. /*
  1453.  * Static memory control registers
  1454.  *
  1455.  * Registers
  1456.  *    MSC0       Memory system: Static memory Control register 0
  1457.  *               (read/write).
  1458.  *    MSC1       Memory system: Static memory Control register 1
  1459.  *               (read/write).
  1460.  *
  1461.  * Clocks
  1462.  *    fcpu, Tcpu Frequency, period of the CPU core clock (CCLK).
  1463.  *    fmem, Tmem Frequency, period of the memory clock (fmem = fcpu/2).
  1464.  */
  1466. #define MSC0 __REG(0xa0000010)  /* Static memory Control reg. 0 */
  1467. #define MSC1 __REG(0xa0000014)  /* Static memory Control reg. 1 */
  1468. #define MSC2 __REG(0xa000002c)  /* Static memory Control reg. 2, not contiguous   */
  1470. #define MSC_Bnk(Nb)          /* static memory Bank [0..3]       */ 
  1471.                  Fld (16, ((Nb) Modulo 2)*16)
  1472. #define MSC0_Bnk0 MSC_Bnk (0) /* static memory Bank 0            */
  1473. #define MSC0_Bnk1 MSC_Bnk (1) /* static memory Bank 1            */
  1474. #define MSC1_Bnk2 MSC_Bnk (2) /* static memory Bank 2            */
  1475. #define MSC1_Bnk3 MSC_Bnk (3) /* static memory Bank 3            */
  1477. #define MSC_RT   Fld (2, 0) /* ROM/static memory Type          */
  1478. #define MSC_NonBrst          /*  Non-Burst static memory        */ 
  1479.                  (0 << FShft (MSC_RT))
  1480. #define MSC_SRAM          /*  32-bit byte-writable SRAM      */ 
  1481.                  (1 << FShft (MSC_RT))
  1482. #define MSC_Brst4          /*  Burst-of-4 static memory       */ 
  1483.                  (2 << FShft (MSC_RT))
  1484. #define MSC_Brst8          /*  Burst-of-8 static memory       */ 
  1485.                  (3 << FShft (MSC_RT))
  1486. #define MSC_RBW  0x0004   /* ROM/static memory Bus Width     */
  1487. #define MSC_32BitStMem (MSC_RBW*0) /*  32-Bit Static Memory           */
  1488. #define MSC_16BitStMem (MSC_RBW*1) /*  16-Bit Static Memory           */
  1489. #define MSC_RDF  Fld (5, 3) /* ROM/static memory read Delay    */
  1490.                           /* First access - 1(.5) [Tmem]     */
  1491. #define MSC_1stRdAcc(Tcpu)       /*  1st Read Access time (burst    */ 
  1492.                           /*  static memory) [3..65 Tcpu]    */ 
  1493.                  ((((Tcpu) - 3)/2) << FShft (MSC_RDF))
  1494. #define MSC_Ceil1stRdAcc(Tcpu)   /*  Ceil. of 1stRdAcc [3..65 Tcpu] */ 
  1495.                  ((((Tcpu) - 2)/2) << FShft (MSC_RDF))
  1496. #define MSC_RdAcc(Tcpu)          /*  Read Access time (non-burst    */ 
  1497.                           /*  static memory) [2..64 Tcpu]    */ 
  1498.                  ((((Tcpu) - 2)/2) << FShft (MSC_RDF))
  1499. #define MSC_CeilRdAcc(Tcpu)      /*  Ceil. of RdAcc [2..64 Tcpu]    */ 
  1500.                  ((((Tcpu) - 1)/2) << FShft (MSC_RDF))
  1501. #define MSC_RDN  Fld (5, 8) /* ROM/static memory read Delay    */
  1502.                           /* Next access - 1 [Tmem]          */
  1503. #define MSC_NxtRdAcc(Tcpu)       /*  Next Read Access time (burst   */ 
  1504.                           /*  static memory) [2..64 Tcpu]    */ 
  1505.                  ((((Tcpu) - 2)/2) << FShft (MSC_RDN))
  1506. #define MSC_CeilNxtRdAcc(Tcpu)   /*  Ceil. of NxtRdAcc [2..64 Tcpu] */ 
  1507.                  ((((Tcpu) - 1)/2) << FShft (MSC_RDN))
  1508. #define MSC_WrAcc(Tcpu)          /*  Write Access time (non-burst   */ 
  1509.                           /*  static memory) [2..64 Tcpu]    */ 
  1510.                  ((((Tcpu) - 2)/2) << FShft (MSC_RDN))
  1511. #define MSC_CeilWrAcc(Tcpu)      /*  Ceil. of WrAcc [2..64 Tcpu]    */ 
  1512.                  ((((Tcpu) - 1)/2) << FShft (MSC_RDN))
  1513. #define MSC_RRR  Fld (3, 13) /* ROM/static memory RecoveRy      */
  1514.                           /* time/2 [Tmem]                   */
  1515. #define MSC_Rec(Tcpu)          /*  Recovery time [0..28 Tcpu]     */ 
  1516.                  (((Tcpu)/4) << FShft (MSC_RRR))
  1517. #define MSC_CeilRec(Tcpu)        /*  Ceil. of Rec [0..28 Tcpu]      */ 
  1518.                  ((((Tcpu) + 3)/4) << FShft (MSC_RRR))
  1521. /*
  1522.  * Personal Computer Memory Card International Association (PCMCIA) control
  1523.  * register
  1524.  *
  1525.  * Register
  1526.  *    MECR       Memory system: Expansion memory bus (PCMCIA)
  1527.  *               Configuration Register (read/write).
  1528.  *
  1529.  * Clocks
  1530.  *    fcpu, Tcpu Frequency, period of the CPU core clock (CCLK).
  1531.  *    fmem, Tmem Frequency, period of the memory clock (fmem = fcpu/2).
  1532.  *    fbclk, Tbclk Frequency, period of the PCMCIA clock (BCLK).
  1533.  */
  1535.                           /* Memory system:                  */
  1536. #define MECR __REG(0xA0000018)  /*  Expansion memory bus (PCMCIA) Configuration Reg.             */
  1538. #define MECR_PCMCIA(Nb)          /* PCMCIA [0..1]                   */ 
  1539.                  Fld (15, (Nb)*16)
  1540. #define MECR_PCMCIA0 MECR_PCMCIA (0) /* PCMCIA 0                        */
  1541. #define MECR_PCMCIA1 MECR_PCMCIA (1) /* PCMCIA 1                        */
  1543. #define MECR_BSIO Fld (5, 0) /* BCLK Select I/O - 1 [Tmem]      */
  1544. #define MECR_IOClk(Tcpu)         /*  I/O Clock [2..64 Tcpu]         */ 
  1545.                  ((((Tcpu) - 2)/2) << FShft (MECR_BSIO))
  1546. #define MECR_CeilIOClk(Tcpu)     /*  Ceil. of IOClk [2..64 Tcpu]    */ 
  1547.                  ((((Tcpu) - 1)/2) << FShft (MECR_BSIO))
  1548. #define MECR_BSA Fld (5, 5) /* BCLK Select Attribute - 1       */
  1549.                           /* [Tmem]                          */
  1550. #define MECR_AttrClk(Tcpu)       /*  Attribute Clock [2..64 Tcpu]   */ 
  1551.                  ((((Tcpu) - 2)/2) << FShft (MECR_BSA))
  1552. #define MECR_CeilAttrClk(Tcpu)   /*  Ceil. of AttrClk [2..64 Tcpu]  */ 
  1553.                  ((((Tcpu) - 1)/2) << FShft (MECR_BSA))
  1554. #define MECR_BSM Fld (5, 10) /* BCLK Select Memory - 1 [Tmem]   */
  1555. #define MECR_MemClk(Tcpu)        /*  Memory Clock [2..64 Tcpu]      */ 
  1556.                  ((((Tcpu) - 2)/2) << FShft (MECR_BSM))
  1557. #define MECR_CeilMemClk(Tcpu)    /*  Ceil. of MemClk [2..64 Tcpu]   */ 
  1558.                  ((((Tcpu) - 1)/2) << FShft (MECR_BSM))
  1560. /*
  1561.  * On SA1110 only
  1562.  */
  1564. #define MDREFR __REG(0xA000001C)
  1566. #define MDREFR_TRASR Fld (4, 0)
  1567. #define MDREFR_DRI Fld (12, 4)
  1568. #define MDREFR_E0PIN (1 << 16)
  1569. #define MDREFR_K0RUN (1 << 17)
  1570. #define MDREFR_K0DB2 (1 << 18)
  1571. #define MDREFR_E1PIN (1 << 20)
  1572. #define MDREFR_K1RUN (1 << 21)
  1573. #define MDREFR_K1DB2 (1 << 22)
  1574. #define MDREFR_K2RUN (1 << 25)
  1575. #define MDREFR_K2DB2 (1 << 26)
  1576. #define MDREFR_EAPD (1 << 28)
  1577. #define MDREFR_KAPD (1 << 29)
  1578. #define MDREFR_SLFRSH (1 << 31)
  1581. /*
  1582.  * Direct Memory Access (DMA) control registers
  1583.  *
  1584.  * Registers
  1585.  *    DDAR0      Direct Memory Access (DMA) Device Address Register
  1586.  *               channel 0 (read/write).
  1587.  *    DCSR0      Direct Memory Access (DMA) Control and Status
  1588.  *               Register channel 0 (read/write).
  1589.  *    DBSA0      Direct Memory Access (DMA) Buffer Start address
  1590.  *               register A channel 0 (read/write).
  1591.  *    DBTA0      Direct Memory Access (DMA) Buffer Transfer count
  1592.  *               register A channel 0 (read/write).
  1593.  *    DBSB0      Direct Memory Access (DMA) Buffer Start address
  1594.  *               register B channel 0 (read/write).
  1595.  *    DBTB0      Direct Memory Access (DMA) Buffer Transfer count
  1596.  *               register B channel 0 (read/write).
  1597.  *
  1598.  *    DDAR1      Direct Memory Access (DMA) Device Address Register
  1599.  *               channel 1 (read/write).
  1600.  *    DCSR1      Direct Memory Access (DMA) Control and Status
  1601.  *               Register channel 1 (read/write).
  1602.  *    DBSA1      Direct Memory Access (DMA) Buffer Start address
  1603.  *               register A channel 1 (read/write).
  1604.  *    DBTA1      Direct Memory Access (DMA) Buffer Transfer count
  1605.  *               register A channel 1 (read/write).
  1606.  *    DBSB1      Direct Memory Access (DMA) Buffer Start address
  1607.  *               register B channel 1 (read/write).
  1608.  *    DBTB1      Direct Memory Access (DMA) Buffer Transfer count
  1609.  *               register B channel 1 (read/write).
  1610.  *
  1611.  *    DDAR2      Direct Memory Access (DMA) Device Address Register
  1612.  *               channel 2 (read/write).
  1613.  *    DCSR2      Direct Memory Access (DMA) Control and Status
  1614.  *               Register channel 2 (read/write).
  1615.  *    DBSA2      Direct Memory Access (DMA) Buffer Start address
  1616.  *               register A channel 2 (read/write).
  1617.  *    DBTA2      Direct Memory Access (DMA) Buffer Transfer count
  1618.  *               register A channel 2 (read/write).
  1619.  *    DBSB2      Direct Memory Access (DMA) Buffer Start address
  1620.  *               register B channel 2 (read/write).
  1621.  *    DBTB2      Direct Memory Access (DMA) Buffer Transfer count
  1622.  *               register B channel 2 (read/write).
  1623.  *
  1624.  *    DDAR3      Direct Memory Access (DMA) Device Address Register
  1625.  *               channel 3 (read/write).
  1626.  *    DCSR3      Direct Memory Access (DMA) Control and Status
  1627.  *               Register channel 3 (read/write).
  1628.  *    DBSA3      Direct Memory Access (DMA) Buffer Start address
  1629.  *               register A channel 3 (read/write).
  1630.  *    DBTA3      Direct Memory Access (DMA) Buffer Transfer count
  1631.  *               register A channel 3 (read/write).
  1632.  *    DBSB3      Direct Memory Access (DMA) Buffer Start address
  1633.  *               register B channel 3 (read/write).
  1634.  *    DBTB3      Direct Memory Access (DMA) Buffer Transfer count
  1635.  *               register B channel 3 (read/write).
  1636.  *
  1637.  *    DDAR4      Direct Memory Access (DMA) Device Address Register
  1638.  *               channel 4 (read/write).
  1639.  *    DCSR4      Direct Memory Access (DMA) Control and Status
  1640.  *               Register channel 4 (read/write).
  1641.  *    DBSA4      Direct Memory Access (DMA) Buffer Start address
  1642.  *               register A channel 4 (read/write).
  1643.  *    DBTA4      Direct Memory Access (DMA) Buffer Transfer count
  1644.  *               register A channel 4 (read/write).
  1645.  *    DBSB4      Direct Memory Access (DMA) Buffer Start address
  1646.  *               register B channel 4 (read/write).
  1647.  *    DBTB4      Direct Memory Access (DMA) Buffer Transfer count
  1648.  *               register B channel 4 (read/write).
  1649.  *
  1650.  *    DDAR5      Direct Memory Access (DMA) Device Address Register
  1651.  *               channel 5 (read/write).
  1652.  *    DCSR5      Direct Memory Access (DMA) Control and Status
  1653.  *               Register channel 5 (read/write).
  1654.  *    DBSA5      Direct Memory Access (DMA) Buffer Start address
  1655.  *               register A channel 5 (read/write).
  1656.  *    DBTA5      Direct Memory Access (DMA) Buffer Transfer count
  1657.  *               register A channel 5 (read/write).
  1658.  *    DBSB5      Direct Memory Access (DMA) Buffer Start address
  1659.  *               register B channel 5 (read/write).
  1660.  *    DBTB5      Direct Memory Access (DMA) Buffer Transfer count
  1661.  *               register B channel 5 (read/write).
  1662.  */
  1664. #define DMASp    0x00000020 /* DMA control reg. Space [byte]   */
  1666. #define DDAR(Nb) __REG(0xB0000000 + (Nb)*DMASp)  /* DMA Device Address Reg. channel [0..5] */
  1667. #define SetDCSR(Nb) __REG(0xB0000004 + (Nb)*DMASp)  /* Set DMA Control & Status Reg. channel [0..5] (write) */
  1668. #define ClrDCSR(Nb) __REG(0xB0000008 + (Nb)*DMASp)  /* Clear DMA Control & Status Reg. channel [0..5] (write) */
  1669. #define RdDCSR(Nb) __REG(0xB000000C + (Nb)*DMASp)  /* Read DMA Control & Status Reg. channel [0..5] (read) */
  1670. #define DBSA(Nb) __REG(0xB0000010 + (Nb)*DMASp)  /* DMA Buffer Start address reg. A channel [0..5] */
  1671. #define DBTA(Nb) __REG(0xB0000014 + (Nb)*DMASp)  /* DMA Buffer Transfer count reg. A channel [0..5] */
  1672. #define DBSB(Nb) __REG(0xB0000018 + (Nb)*DMASp)  /* DMA Buffer Start address reg. B channel [0..5] */
  1673. #define DBTB(Nb) __REG(0xB000001C + (Nb)*DMASp)  /* DMA Buffer Transfer count reg. B channel [0..5] */
  1675. #define DDAR_RW  0x00000001 /* device data Read/Write          */
  1676. #define DDAR_DevWr (DDAR_RW*0) /*  Device data Write              */
  1677.                           /*  (memory -> device)             */
  1678. #define DDAR_DevRd (DDAR_RW*1) /*  Device data Read               */
  1679.                           /*  (device -> memory)             */
  1680. #define DDAR_E   0x00000002 /* big/little Endian device        */
  1681. #define DDAR_LtlEnd (DDAR_E*0) /*  Little Endian device           */
  1682. #define DDAR_BigEnd (DDAR_E*1) /*  Big Endian device              */
  1683. #define DDAR_BS  0x00000004 /* device Burst Size               */
  1684. #define DDAR_Brst4 (DDAR_BS*0) /*  Burst-of-4 device              */
  1685. #define DDAR_Brst8 (DDAR_BS*1) /*  Burst-of-8 device              */
  1686. #define DDAR_DW  0x00000008 /* device Data Width               */
  1687. #define DDAR_8BitDev (DDAR_DW*0) /*  8-Bit Device                   */
  1688. #define DDAR_16BitDev (DDAR_DW*1) /*  16-Bit Device                  */
  1689. #define DDAR_DS  Fld (4, 4) /* Device Select                   */
  1690. #define DDAR_Ser0UDCTr          /*  Ser. port 0 UDC Transmit       */ 
  1691.                  (0x0 << FShft (DDAR_DS))
  1692. #define DDAR_Ser0UDCRc          /*  Ser. port 0 UDC Receive        */ 
  1693.                  (0x1 << FShft (DDAR_DS))
  1694. #define DDAR_Ser1SDLCTr          /*  Ser. port 1 SDLC Transmit      */ 
  1695.                  (0x2 << FShft (DDAR_DS))
  1696. #define DDAR_Ser1SDLCRc          /*  Ser. port 1 SDLC Receive       */ 
  1697.                  (0x3 << FShft (DDAR_DS))
  1698. #define DDAR_Ser1UARTTr          /*  Ser. port 1 UART Transmit      */ 
  1699.                  (0x4 << FShft (DDAR_DS))
  1700. #define DDAR_Ser1UARTRc          /*  Ser. port 1 UART Receive       */ 
  1701.                  (0x5 << FShft (DDAR_DS))
  1702. #define DDAR_Ser2ICPTr          /*  Ser. port 2 ICP Transmit       */ 
  1703.                  (0x6 << FShft (DDAR_DS))
  1704. #define DDAR_Ser2ICPRc          /*  Ser. port 2 ICP Receive        */ 
  1705.                  (0x7 << FShft (DDAR_DS))
  1706. #define DDAR_Ser3UARTTr          /*  Ser. port 3 UART Transmit      */ 
  1707.                  (0x8 << FShft (DDAR_DS))
  1708. #define DDAR_Ser3UARTRc          /*  Ser. port 3 UART Receive       */ 
  1709.                  (0x9 << FShft (DDAR_DS))
  1710. #define DDAR_Ser4MCP0Tr          /*  Ser. port 4 MCP 0 Transmit     */ 
  1711.                           /*  (audio)                        */ 
  1712.                  (0xA << FShft (DDAR_DS))
  1713. #define DDAR_Ser4MCP0Rc          /*  Ser. port 4 MCP 0 Receive      */ 
  1714.                           /*  (audio)                        */ 
  1715.                  (0xB << FShft (DDAR_DS))
  1716. #define DDAR_Ser4MCP1Tr          /*  Ser. port 4 MCP 1 Transmit     */ 
  1717.                           /*  (telecom)                      */ 
  1718.                  (0xC << FShft (DDAR_DS))
  1719. #define DDAR_Ser4MCP1Rc          /*  Ser. port 4 MCP 1 Receive      */ 
  1720.                           /*  (telecom)                      */ 
  1721.                  (0xD << FShft (DDAR_DS))
  1722. #define DDAR_Ser4SSPTr          /*  Ser. port 4 SSP Transmit       */ 
  1723.                  (0xE << FShft (DDAR_DS))
  1724. #define DDAR_Ser4SSPRc          /*  Ser. port 4 SSP Receive        */ 
  1725.                  (0xF << FShft (DDAR_DS))
  1726. #define DDAR_DA  Fld (24, 8) /* Device Address                  */
  1727. #define DDAR_DevAdd(Add)         /*  Device Address                 */ 
  1728.                  (((Add) & 0xF0000000) | 
  1729.                   (((Add) & 0X003FFFFC) << (FShft (DDAR_DA) - 2)))
  1730. #define DDAR_Ser0UDCWr          /* Ser. port 0 UDC Write           */ 
  1731.                  (DDAR_DevWr + DDAR_Brst8 + DDAR_8BitDev + 
  1732.                   DDAR_Ser0UDCTr + DDAR_DevAdd (__PREG(Ser0UDCDR)))
  1733. #define DDAR_Ser0UDCRd          /* Ser. port 0 UDC Read            */ 
  1734.                  (DDAR_DevRd + DDAR_Brst8 + DDAR_8BitDev + 
  1735.                   DDAR_Ser0UDCRc + DDAR_DevAdd (__PREG(Ser0UDCDR)))
  1736. #define DDAR_Ser1UARTWr          /* Ser. port 1 UART Write          */ 
  1737.                  (DDAR_DevWr + DDAR_Brst4 + DDAR_8BitDev + 
  1738.                   DDAR_Ser1UARTTr + DDAR_DevAdd (__PREG(Ser1UTDR)))
  1739. #define DDAR_Ser1UARTRd          /* Ser. port 1 UART Read           */ 
  1740.                  (DDAR_DevRd + DDAR_Brst4 + DDAR_8BitDev + 
  1741.                   DDAR_Ser1UARTRc + DDAR_DevAdd (__PREG(Ser1UTDR)))
  1742. #define DDAR_Ser1SDLCWr          /* Ser. port 1 SDLC Write          */ 
  1743.                  (DDAR_DevWr + DDAR_Brst4 + DDAR_8BitDev + 
  1744.                   DDAR_Ser1SDLCTr + DDAR_DevAdd (__PREG(Ser1SDDR)))
  1745. #define DDAR_Ser1SDLCRd          /* Ser. port 1 SDLC Read           */ 
  1746.                  (DDAR_DevRd + DDAR_Brst4 + DDAR_8BitDev + 
  1747.                   DDAR_Ser1SDLCRc + DDAR_DevAdd (__PREG(Ser1SDDR)))
  1748. #define DDAR_Ser2UARTWr          /* Ser. port 2 UART Write          */ 
  1749.                  (DDAR_DevWr + DDAR_Brst4 + DDAR_8BitDev + 
  1750.                   DDAR_Ser2ICPTr + DDAR_DevAdd (__PREG(Ser2UTDR)))
  1751. #define DDAR_Ser2UARTRd          /* Ser. port 2 UART Read           */ 
  1752.                  (DDAR_DevRd + DDAR_Brst4 + DDAR_8BitDev + 
  1753.                   DDAR_Ser2ICPRc + DDAR_DevAdd (__PREG(Ser2UTDR)))
  1754. #define DDAR_Ser2HSSPWr          /* Ser. port 2 HSSP Write          */ 
  1755.                  (DDAR_DevWr + DDAR_Brst8 + DDAR_8BitDev + 
  1756.                   DDAR_Ser2ICPTr + DDAR_DevAdd (__PREG(Ser2HSDR)))
  1757. #define DDAR_Ser2HSSPRd          /* Ser. port 2 HSSP Read           */ 
  1758.                  (DDAR_DevRd + DDAR_Brst8 + DDAR_8BitDev + 
  1759.                   DDAR_Ser2ICPRc + DDAR_DevAdd (__PREG(Ser2HSDR)))
  1760. #define DDAR_Ser3UARTWr          /* Ser. port 3 UART Write          */ 
  1761.                  (DDAR_DevWr + DDAR_Brst4 + DDAR_8BitDev + 
  1762.                   DDAR_Ser3UARTTr + DDAR_DevAdd (__PREG(Ser3UTDR)))
  1763. #define DDAR_Ser3UARTRd          /* Ser. port 3 UART Read           */ 
  1764.                  (DDAR_DevRd + DDAR_Brst4 + DDAR_8BitDev + 
  1765.                   DDAR_Ser3UARTRc + DDAR_DevAdd (__PREG(Ser3UTDR)))
  1766. #define DDAR_Ser4MCP0Wr          /* Ser. port 4 MCP 0 Write (audio) */ 
  1767.                  (DDAR_DevWr + DDAR_Brst4 + DDAR_16BitDev + 
  1768.                   DDAR_Ser4MCP0Tr + DDAR_DevAdd (__PREG(Ser4MCDR0)))
  1769. #define DDAR_Ser4MCP0Rd          /* Ser. port 4 MCP 0 Read (audio)  */ 
  1770.                  (DDAR_DevRd + DDAR_Brst4 + DDAR_16BitDev + 
  1771.                   DDAR_Ser4MCP0Rc + DDAR_DevAdd (__PREG(Ser4MCDR0)))
  1772. #define DDAR_Ser4MCP1Wr          /* Ser. port 4 MCP 1 Write         */ 
  1773.                           /* (telecom)                       */ 
  1774.                  (DDAR_DevWr + DDAR_Brst4 + DDAR_16BitDev + 
  1775.                   DDAR_Ser4MCP1Tr + DDAR_DevAdd (__PREG(Ser4MCDR1)))
  1776. #define DDAR_Ser4MCP1Rd          /* Ser. port 4 MCP 1 Read          */ 
  1777.                           /* (telecom)                       */ 
  1778.                  (DDAR_DevRd + DDAR_Brst4 + DDAR_16BitDev + 
  1779.                   DDAR_Ser4MCP1Rc + DDAR_DevAdd (__PREG(Ser4MCDR1)))
  1780. #define DDAR_Ser4SSPWr          /* Ser. port 4 SSP Write (16 bits) */ 
  1781.                  (DDAR_DevWr + DDAR_Brst4 + DDAR_16BitDev + 
  1782.                   DDAR_Ser4SSPTr + DDAR_DevAdd (__PREG(Ser4SSDR)))
  1783. #define DDAR_Ser4SSPRd          /* Ser. port 4 SSP Read (16 bits)  */ 
  1784.                  (DDAR_DevRd + DDAR_Brst4 + DDAR_16BitDev + 
  1785.                   DDAR_Ser4SSPRc + DDAR_DevAdd (__PREG(Ser4SSDR)))
  1787. #define DCSR_RUN 0x00000001 /* DMA RUNing                      */
  1788. #define DCSR_IE  0x00000002 /* DMA Interrupt Enable            */
  1789. #define DCSR_ERROR 0x00000004 /* DMA ERROR                       */
  1790. #define DCSR_DONEA 0x00000008 /* DONE DMA transfer buffer A      */
  1791. #define DCSR_STRTA 0x00000010 /* STaRTed DMA transfer buffer A   */
  1792. #define DCSR_DONEB 0x00000020 /* DONE DMA transfer buffer B      */
  1793. #define DCSR_STRTB 0x00000040 /* STaRTed DMA transfer buffer B   */
  1794. #define DCSR_BIU 0x00000080 /* DMA Buffer In Use               */
  1795. #define DCSR_BufA (DCSR_BIU*0) /*  DMA Buffer A in use            */
  1796. #define DCSR_BufB (DCSR_BIU*1) /*  DMA Buffer B in use            */
  1798. #define DBT_TC   Fld (13, 0) /* Transfer Count                  */
  1799. #define DBTA_TCA DBT_TC   /* Transfer Count buffer A         */
  1800. #define DBTB_TCB DBT_TC   /* Transfer Count buffer B         */
  1803. /*
  1804.  * Liquid Crystal Display (LCD) control registers
  1805.  *
  1806.  * Registers
  1807.  *    LCCR0      Liquid Crystal Display (LCD) Control Register 0
  1808.  *               (read/write).
  1809.  *               [Bits LDM, BAM, and ERM are only implemented in
  1810.  *               versions 2.0 (rev. = 8) and higher of the StrongARM
  1811.  *               SA-1100.]
  1812.  *    LCSR       Liquid Crystal Display (LCD) Status Register
  1813.  *               (read/write).
  1814.  *               [Bit LDD can be only read in versions 1.0 (rev. = 1)
  1815.  *               and 1.1 (rev. = 2) of the StrongARM SA-1100, it can be
  1816.  *               read and written (cleared) in versions 2.0 (rev. = 8)
  1817.  *               and higher.]
  1818.  *    DBAR1      Liquid Crystal Display (LCD) Direct Memory Access
  1819.  *               (DMA) Base Address Register channel 1 (read/write).
  1820.  *    DCAR1      Liquid Crystal Display (LCD) Direct Memory Access
  1821.  *               (DMA) Current Address Register channel 1 (read).
  1822.  *    DBAR2      Liquid Crystal Display (LCD) Direct Memory Access
  1823.  *               (DMA) Base Address Register channel 2 (read/write).
  1824.  *    DCAR2      Liquid Crystal Display (LCD) Direct Memory Access
  1825.  *               (DMA) Current Address Register channel 2 (read).
  1826.  *    LCCR1      Liquid Crystal Display (LCD) Control Register 1
  1827.  *               (read/write).
  1828.  *               [The LCCR1 register can be only written in
  1829.  *               versions 1.0 (rev. = 1) and 1.1 (rev. = 2) of the
  1830.  *               StrongARM SA-1100, it can be written and read in
  1831.  *               versions 2.0 (rev. = 8) and higher.]
  1832.  *    LCCR2      Liquid Crystal Display (LCD) Control Register 2
  1833.  *               (read/write).
  1834.  *               [The LCCR1 register can be only written in
  1835.  *               versions 1.0 (rev. = 1) and 1.1 (rev. = 2) of the
  1836.  *               StrongARM SA-1100, it can be written and read in
  1837.  *               versions 2.0 (rev. = 8) and higher.]
  1838.  *    LCCR3      Liquid Crystal Display (LCD) Control Register 3
  1839.  *               (read/write).
  1840.  *               [The LCCR1 register can be only written in
  1841.  *               versions 1.0 (rev. = 1) and 1.1 (rev. = 2) of the
  1842.  *               StrongARM SA-1100, it can be written and read in
  1843.  *               versions 2.0 (rev. = 8) and higher. Bit PCP is only
  1844.  *               implemented in versions 2.0 (rev. = 8) and higher of
  1845.  *               the StrongARM SA-1100.]
  1846.  *
  1847.  * Clocks
  1848.  *    fcpu, Tcpu Frequency, period of the CPU core clock (CCLK).
  1849.  *    fmem, Tmem Frequency, period of the memory clock (fmem = fcpu/2).
  1850.  *    fpix, Tpix Frequency, period of the pixel clock.
  1851.  *    fln, Tln   Frequency, period of the line clock.
  1852.  *    fac, Tac   Frequency, period of the AC bias clock.
  1853.  */
  1855. #define LCD_PEntrySp 2        /* LCD Palette Entry Space [byte]  */
  1856. #define LCD_4BitPSp          /* LCD 4-Bit pixel Palette Space   */ 
  1857.                           /* [byte]                          */ 
  1858.                  (16*LCD_PEntrySp)
  1859. #define LCD_8BitPSp          /* LCD 8-Bit pixel Palette Space   */ 
  1860.                           /* [byte]                          */ 
  1861.                  (256*LCD_PEntrySp)
  1862. #define LCD_12_16BitPSp          /* LCD 12/16-Bit pixel             */ 
  1863.                           /* dummy-Palette Space [byte]      */ 
  1864.                  (16*LCD_PEntrySp)
  1866. #define LCD_PGrey Fld (4, 0) /* LCD Palette entry Grey value    */
  1867. #define LCD_PBlue Fld (4, 0) /* LCD Palette entry Blue value    */
  1868. #define LCD_PGreen Fld (4, 4) /* LCD Palette entry Green value   */
  1869. #define LCD_PRed Fld (4, 8) /* LCD Palette entry Red value     */
  1870. #define LCD_PBS  Fld (2, 12) /* LCD Pixel Bit Size              */
  1871. #define LCD_4Bit          /*  LCD 4-Bit pixel mode           */ 
  1872.                  (0 << FShft (LCD_PBS))
  1873. #define LCD_8Bit          /*  LCD 8-Bit pixel mode           */ 
  1874.                  (1 << FShft (LCD_PBS))
  1875. #define LCD_12_16Bit          /*  LCD 12/16-Bit pixel mode       */ 
  1876.                  (2 << FShft (LCD_PBS))
  1878. #define LCD_Int0_0 0x0      /* LCD Intensity =   0.0% =  0     */
  1879. #define LCD_Int11_1 0x1      /* LCD Intensity =  11.1% =  1/9   */
  1880. #define LCD_Int20_0 0x2      /* LCD Intensity =  20.0% =  1/5   */
  1881. #define LCD_Int26_7 0x3      /* LCD Intensity =  26.7% =  4/15  */
  1882. #define LCD_Int33_3 0x4      /* LCD Intensity =  33.3% =  3/9   */
  1883. #define LCD_Int40_0 0x5      /* LCD Intensity =  40.0% =  2/5   */
  1884. #define LCD_Int44_4 0x6      /* LCD Intensity =  44.4% =  4/9   */
  1885. #define LCD_Int50_0 0x7      /* LCD Intensity =  50.0% =  1/2   */
  1886. #define LCD_Int55_6 0x8      /* LCD Intensity =  55.6% =  5/9   */
  1887. #define LCD_Int60_0 0x9      /* LCD Intensity =  60.0% =  3/5   */
  1888. #define LCD_Int66_7 0xA      /* LCD Intensity =  66.7% =  6/9   */
  1889. #define LCD_Int73_3 0xB      /* LCD Intensity =  73.3% = 11/15  */
  1890. #define LCD_Int80_0 0xC      /* LCD Intensity =  80.0% =  4/5   */
  1891. #define LCD_Int88_9 0xD      /* LCD Intensity =  88.9% =  8/9   */
  1892. #define LCD_Int100_0 0xE      /* LCD Intensity = 100.0% =  1     */
  1893. #define LCD_Int100_0A 0xF      /* LCD Intensity = 100.0% =  1     */
  1894.                           /* (Alternative)                   */
  1896. #define LCCR0 __REG(0xB0100000)  /* LCD Control Reg. 0 */
  1897. #define LCSR __REG(0xB0100004)  /* LCD Status Reg. */
  1898. #define DBAR1 __REG(0xB0100010)  /* LCD DMA Base Address Reg. channel 1 */
  1899. #define DCAR1 __REG(0xB0100014)  /* LCD DMA Current Address Reg. channel 1 */
  1900. #define DBAR2 __REG(0xB0100018)  /* LCD DMA Base Address Reg.  channel 2 */
  1901. #define DCAR2 __REG(0xB010001C)  /* LCD DMA Current Address Reg. channel 2 */
  1902. #define LCCR1 __REG(0xB0100020)  /* LCD Control Reg. 1 */
  1903. #define LCCR2 __REG(0xB0100024)  /* LCD Control Reg. 2 */
  1904. #define LCCR3 __REG(0xB0100028)  /* LCD Control Reg. 3 */
  1906. #define LCCR0_LEN 0x00000001 /* LCD ENable                      */
  1907. #define LCCR0_CMS 0x00000002 /* Color/Monochrome display Select */
  1908. #define LCCR0_Color (LCCR0_CMS*0) /*  Color display                  */
  1909. #define LCCR0_Mono (LCCR0_CMS*1) /*  Monochrome display             */
  1910. #define LCCR0_SDS 0x00000004 /* Single/Dual panel display       */
  1911.                           /* Select                          */
  1912. #define LCCR0_Sngl (LCCR0_SDS*0) /*  Single panel display           */
  1913. #define LCCR0_Dual (LCCR0_SDS*1) /*  Dual panel display             */
  1914. #define LCCR0_LDM 0x00000008 /* LCD Disable done (LDD)          */
  1915.                           /* interrupt Mask (disable)        */
  1916. #define LCCR0_BAM 0x00000010 /* Base Address update (BAU)       */
  1917.                           /* interrupt Mask (disable)        */
  1918. #define LCCR0_ERM 0x00000020 /* LCD ERror (BER, IOL, IUL, IOU,  */
  1919.                           /* IUU, OOL, OUL, OOU, and OUU)    */
  1920.                           /* interrupt Mask (disable)        */
  1921. #define LCCR0_PAS 0x00000080 /* Passive/Active display Select   */
  1922. #define LCCR0_Pas (LCCR0_PAS*0) /*  Passive display (STN)          */
  1923. #define LCCR0_Act (LCCR0_PAS*1) /*  Active display (TFT)           */
  1924. #define LCCR0_BLE 0x00000100 /* Big/Little Endian select        */
  1925. #define LCCR0_LtlEnd (LCCR0_BLE*0) /*  Little Endian frame buffer     */
  1926. #define LCCR0_BigEnd (LCCR0_BLE*1) /*  Big Endian frame buffer        */
  1927. #define LCCR0_DPD 0x00000200 /* Double Pixel Data (monochrome   */
  1928.                           /* display mode)                   */
  1929. #define LCCR0_4PixMono (LCCR0_DPD*0) /*  4-Pixel/clock Monochrome       */
  1930.                           /*  display                        */
  1931. #define LCCR0_8PixMono (LCCR0_DPD*1) /*  8-Pixel/clock Monochrome       */
  1932.                           /*  display                        */
  1933. #define LCCR0_PDD Fld (8, 12) /* Palette DMA request Delay       */
  1934.                           /* [Tmem]                          */
  1935. #define LCCR0_DMADel(Tcpu)       /*  palette DMA request Delay      */ 
  1936.                           /*  [0..510 Tcpu]                  */ 
  1937.                  ((Tcpu)/2 << FShft (LCCR0_PDD))
  1939. #define LCSR_LDD 0x00000001 /* LCD Disable Done                */
  1940. #define LCSR_BAU 0x00000002 /* Base Address Update (read)      */
  1941. #define LCSR_BER 0x00000004 /* Bus ERror                       */
  1942. #define LCSR_ABC 0x00000008 /* AC Bias clock Count             */
  1943. #define LCSR_IOL 0x00000010 /* Input FIFO Over-run Lower       */
  1944.                           /* panel                           */
  1945. #define LCSR_IUL 0x00000020 /* Input FIFO Under-run Lower      */
  1946.                           /* panel                           */
  1947. #define LCSR_IOU 0x00000040 /* Input FIFO Over-run Upper       */
  1948.                           /* panel                           */
  1949. #define LCSR_IUU 0x00000080 /* Input FIFO Under-run Upper      */
  1950.                           /* panel                           */
  1951. #define LCSR_OOL 0x00000100 /* Output FIFO Over-run Lower      */
  1952.                           /* panel                           */
  1953. #define LCSR_OUL 0x00000200 /* Output FIFO Under-run Lower     */
  1954.                           /* panel                           */
  1955. #define LCSR_OOU 0x00000400 /* Output FIFO Over-run Upper      */
  1956.                           /* panel                           */
  1957. #define LCSR_OUU 0x00000800 /* Output FIFO Under-run Upper     */
  1958.                           /* panel                           */
  1960. #define LCCR1_PPL Fld (6, 4) /* Pixels Per Line/16 - 1          */
  1961. #define LCCR1_DisWdth(Pixel)     /*  Display Width [16..1024 pix.]  */ 
  1962.                  (((Pixel) - 16)/16 << FShft (LCCR1_PPL))
  1963. #define LCCR1_HSW Fld (6, 10) /* Horizontal Synchronization      */
  1964.                           /* pulse Width - 1 [Tpix] (L_LCLK) */
  1965. #define LCCR1_HorSnchWdth(Tpix)  /*  Horizontal Synchronization     */ 
  1966.                           /*  pulse Width [1..64 Tpix]       */ 
  1967.                  (((Tpix) - 1) << FShft (LCCR1_HSW))
  1968. #define LCCR1_ELW Fld (8, 16) /* End-of-Line pixel clock Wait    */
  1969.                           /* count - 1 [Tpix]                */
  1970. #define LCCR1_EndLnDel(Tpix)     /*  End-of-Line Delay              */ 
  1971.                           /*  [1..256 Tpix]                  */ 
  1972.                  (((Tpix) - 1) << FShft (LCCR1_ELW))
  1973. #define LCCR1_BLW Fld (8, 24) /* Beginning-of-Line pixel clock   */
  1974.                           /* Wait count - 1 [Tpix]           */
  1975. #define LCCR1_BegLnDel(Tpix)     /*  Beginning-of-Line Delay        */ 
  1976.                           /*  [1..256 Tpix]                  */ 
  1977.                  (((Tpix) - 1) << FShft (LCCR1_BLW))
  1979. #define LCCR2_LPP Fld (10, 0) /* Line Per Panel - 1              */
  1980. #define LCCR2_DisHght(Line)      /*  Display Height [1..1024 lines] */ 
  1981.                  (((Line) - 1) << FShft (LCCR2_LPP))
  1982. #define LCCR2_VSW Fld (6, 10) /* Vertical Synchronization pulse  */
  1983.                           /* Width - 1 [Tln] (L_FCLK)        */
  1984. #define LCCR2_VrtSnchWdth(Tln)   /*  Vertical Synchronization pulse */ 
  1985.                           /*  Width [1..64 Tln]              */ 
  1986.                  (((Tln) - 1) << FShft (LCCR2_VSW))
  1987. #define LCCR2_EFW Fld (8, 16) /* End-of-Frame line clock Wait    */
  1988.                           /* count [Tln]                     */
  1989. #define LCCR2_EndFrmDel(Tln)     /*  End-of-Frame Delay             */ 
  1990.                           /*  [0..255 Tln]                   */ 
  1991.                  ((Tln) << FShft (LCCR2_EFW))
  1992. #define LCCR2_BFW Fld (8, 24) /* Beginning-of-Frame line clock   */
  1993.                           /* Wait count [Tln]                */
  1994. #define LCCR2_BegFrmDel(Tln)     /*  Beginning-of-Frame Delay       */ 
  1995.                           /*  [0..255 Tln]                   */ 
  1996.                  ((Tln) << FShft (LCCR2_BFW))
  1998. #define LCCR3_PCD Fld (8, 0) /* Pixel Clock Divisor/2 - 2       */
  1999.                           /* [1..255] (L_PCLK)               */
  2000.                           /* fpix = fcpu/(2*(PCD + 2))       */
  2001.                           /* Tpix = 2*(PCD + 2)*Tcpu         */
  2002. #define LCCR3_PixClkDiv(Div)     /*  Pixel Clock Divisor [6..514]   */ 
  2003.                  (((Div) - 4)/2 << FShft (LCCR3_PCD))
  2004.                           /*  fpix = fcpu/(2*Floor (Div/2))  */
  2005.                           /*  Tpix = 2*Floor (Div/2)*Tcpu    */
  2006. #define LCCR3_CeilPixClkDiv(Div) /*  Ceil. of PixClkDiv [6..514]    */ 
  2007.                  (((Div) - 3)/2 << FShft (LCCR3_PCD))
  2008.                           /*  fpix = fcpu/(2*Ceil (Div/2))   */
  2009.                           /*  Tpix = 2*Ceil (Div/2)*Tcpu     */
  2010. #define LCCR3_ACB Fld (8, 8) /* AC Bias clock half period - 1   */
  2011.                           /* [Tln] (L_BIAS)                  */
  2012. #define LCCR3_ACBsDiv(Div)       /*  AC Bias clock Divisor [2..512] */ 
  2013.                  (((Div) - 2)/2 << FShft (LCCR3_ACB))
  2014.                           /*  fac = fln/(2*Floor (Div/2))    */
  2015.                           /*  Tac = 2*Floor (Div/2)*Tln      */
  2016. #define LCCR3_CeilACBsDiv(Div)   /*  Ceil. of ACBsDiv [2..512]      */ 
  2017.                  (((Div) - 1)/2 << FShft (LCCR3_ACB))
  2018.                           /*  fac = fln/(2*Ceil (Div/2))     */
  2019.                           /*  Tac = 2*Ceil (Div/2)*Tln       */
  2020. #define LCCR3_API Fld (4, 16) /* AC bias Pin transitions per     */
  2021.                           /* Interrupt                       */
  2022. #define LCCR3_ACBsCntOff         /*  AC Bias clock transition Count */ 
  2023.                           /*  Off                            */ 
  2024.                  (0 << FShft (LCCR3_API))
  2025. #define LCCR3_ACBsCnt(Trans)     /*  AC Bias clock transition Count */ 
  2026.                           /*  [1..15]                        */ 
  2027.                  ((Trans) << FShft (LCCR3_API))
  2028. #define LCCR3_VSP 0x00100000 /* Vertical Synchronization pulse  */
  2029.                           /* Polarity (L_FCLK)               */
  2030. #define LCCR3_VrtSnchH (LCCR3_VSP*0) /*  Vertical Synchronization pulse */
  2031.                           /*  active High                    */
  2032. #define LCCR3_VrtSnchL (LCCR3_VSP*1) /*  Vertical Synchronization pulse */
  2033.                           /*  active Low                     */
  2034. #define LCCR3_HSP 0x00200000 /* Horizontal Synchronization      */
  2035.                           /* pulse Polarity (L_LCLK)         */
  2036. #define LCCR3_HorSnchH (LCCR3_HSP*0) /*  Horizontal Synchronization     */
  2037.                           /*  pulse active High              */
  2038. #define LCCR3_HorSnchL (LCCR3_HSP*1) /*  Horizontal Synchronization     */
  2039.                           /*  pulse active Low               */
  2040. #define LCCR3_PCP 0x00400000 /* Pixel Clock Polarity (L_PCLK)   */
  2041. #define LCCR3_PixRsEdg (LCCR3_PCP*0) /*  Pixel clock Rising-Edge        */
  2042. #define LCCR3_PixFlEdg (LCCR3_PCP*1) /*  Pixel clock Falling-Edge       */
  2043. #define LCCR3_OEP 0x00800000 /* Output Enable Polarity (L_BIAS, */
  2044.                           /* active display mode)            */
  2045. #define LCCR3_OutEnH (LCCR3_OEP*0) /*  Output Enable active High      */
  2046. #define LCCR3_OutEnL (LCCR3_OEP*1) /*  Output Enable active Low       */
  2048. #ifndef __ASSEMBLY__
  2049. extern unsigned int processor_id;
  2050. #endif
  2052. #define CPU_REVISION (processor_id & 15)
  2053. #define CPU_SA1110_A0 (0)
  2054. #define CPU_SA1110_B0 (4)
  2055. #define CPU_SA1110_B1 (5)
  2056. #define CPU_SA1110_B2 (6)
  2057. #define CPU_SA1110_B4 (8)
  2059. #define CPU_SA1100_ID (0x4401a110)
  2060. #define CPU_SA1100_MASK (0xfffffff0)
  2061. #define CPU_SA1110_ID (0x6901b110)
  2062. #define CPU_SA1110_MASK (0xfffffff0)