开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 嵌入式Linux > 查看源码
pci_psycho.c
资源名称：SBC-2410X_kernel.tar.gz　[点击查看]
上传用户：lgb322
上传日期：2013-02-24
资源大小：30529k
文件大小：52k
源码类别：

嵌入式Linux

开发平台：

Unix_Linux

pci_psycho.c：源码内容
  1. /* $Id: pci_psycho.c,v 1.30.2.2 2002/02/01 00:57:47 davem Exp $
  2.  * pci_psycho.c: PSYCHO/U2P specific PCI controller support.
  3.  *
  4.  * Copyright (C) 1997, 1998, 1999 David S. Miller (davem@caipfs.rutgers.edu)
  5.  * Copyright (C) 1998, 1999 Eddie C. Dost   (ecd@skynet.be)
  6.  * Copyright (C) 1999 Jakub Jelinek   (jakub@redhat.com)
  7.  */
  9. #include <linux/kernel.h>
  10. #include <linux/types.h>
  11. #include <linux/pci.h>
  12. #include <linux/init.h>
  13. #include <linux/slab.h>
  15. #include <asm/pbm.h>
  16. #include <asm/iommu.h>
  17. #include <asm/irq.h>
  18. #include <asm/starfire.h>
  20. #include "pci_impl.h"
  21. #include "iommu_common.h"
  23. /* All PSYCHO registers are 64-bits.  The following accessor
  24.  * routines are how they are accessed.  The REG parameter
  25.  * is a physical address.
  26.  */
  27. #define psycho_read(__reg) 
  28. ({ u64 __ret; 
  29. __asm__ __volatile__("ldxa [%1] %2, %0" 
  30.      : "=r" (__ret) 
  31.      : "r" (__reg), "i" (ASI_PHYS_BYPASS_EC_E) 
  32.      : "memory"); 
  33. __ret; 
  34. })
  35. #define psycho_write(__reg, __val) 
  36. __asm__ __volatile__("stxa %0, [%1] %2" 
  37.      : /* no outputs */ 
  38.      : "r" (__val), "r" (__reg), 
  39.        "i" (ASI_PHYS_BYPASS_EC_E) 
  40.      : "memory")
  42. /* Misc. PSYCHO PCI controller register offsets and definitions. */
  43. #define PSYCHO_CONTROL 0x0010UL
  44. #define  PSYCHO_CONTROL_IMPL  0xf000000000000000 /* Implementation of this PSYCHO*/
  45. #define  PSYCHO_CONTROL_VER  0x0f00000000000000 /* Version of this PSYCHO       */
  46. #define  PSYCHO_CONTROL_MID  0x00f8000000000000 /* UPA Module ID of PSYCHO      */
  47. #define  PSYCHO_CONTROL_IGN  0x0007c00000000000 /* Interrupt Group Number       */
  48. #define  PSYCHO_CONTROL_RESV     0x00003ffffffffff0 /* Reserved                     */
  49. #define  PSYCHO_CONTROL_APCKEN  0x0000000000000008 /* Address Parity Check Enable  */
  50. #define  PSYCHO_CONTROL_APERR  0x0000000000000004 /* Incoming System Addr Parerr  */
  51. #define  PSYCHO_CONTROL_IAP  0x0000000000000002 /* Invert UPA Parity            */
  52. #define  PSYCHO_CONTROL_MODE  0x0000000000000001 /* PSYCHO clock mode            */
  53. #define PSYCHO_PCIA_CTRL 0x2000UL
  54. #define PSYCHO_PCIB_CTRL 0x4000UL
  55. #define  PSYCHO_PCICTRL_RESV1  0xfffffff000000000 /* Reserved                     */
  56. #define  PSYCHO_PCICTRL_SBH_ERR  0x0000000800000000 /* Streaming byte hole error    */
  57. #define  PSYCHO_PCICTRL_SERR  0x0000000400000000 /* SERR signal asserted         */
  58. #define  PSYCHO_PCICTRL_SPEED  0x0000000200000000 /* PCI speed (1 is U2P clock)   */
  59. #define  PSYCHO_PCICTRL_RESV2  0x00000001ffc00000 /* Reserved                     */
  60. #define  PSYCHO_PCICTRL_ARB_PARK 0x0000000000200000 /* PCI arbitration parking      */
  61. #define  PSYCHO_PCICTRL_RESV3  0x00000000001ff800 /* Reserved                     */
  62. #define  PSYCHO_PCICTRL_SBH_INT  0x0000000000000400 /* Streaming byte hole int enab */
  63. #define  PSYCHO_PCICTRL_WEN  0x0000000000000200 /* Power Mgmt Wake Enable       */
  64. #define  PSYCHO_PCICTRL_EEN  0x0000000000000100 /* PCI Error Interrupt Enable   */
  65. #define  PSYCHO_PCICTRL_RESV4  0x00000000000000c0 /* Reserved                     */
  66. #define  PSYCHO_PCICTRL_AEN  0x000000000000003f /* PCI DVMA Arbitration Enable  */
  68. /* U2P Programmer's Manual, page 13-55, configuration space
  69.  * address format:
  70.  * 
  71.  *  32             24 23 16 15    11 10       8 7   2  1 0
  72.  * ---------------------------------------------------------
  73.  * |0 0 0 0 0 0 0 0 1| bus | device | function | reg | 0 0 |
  74.  * ---------------------------------------------------------
  75.  */
  76. #define PSYCHO_CONFIG_BASE(PBM)
  77. ((PBM)->config_space | (1UL << 24))
  78. #define PSYCHO_CONFIG_ENCODE(BUS, DEVFN, REG)
  79. (((unsigned long)(BUS)   << 16) |
  80.  ((unsigned long)(DEVFN) << 8)  |
  81.  ((unsigned long)(REG)))
  83. static void *psycho_pci_config_mkaddr(struct pci_pbm_info *pbm,
  84.       unsigned char bus,
  85.       unsigned int devfn,
  86.       int where)
  87. {
  88. if (!pbm)
  89. return NULL;
  90. return (void *)
  91. (PSYCHO_CONFIG_BASE(pbm) |
  92.  PSYCHO_CONFIG_ENCODE(bus, devfn, where));
  93. }
  95. static int psycho_out_of_range(struct pci_pbm_info *pbm,
  96.        unsigned char bus,
  97.        unsigned char devfn)
  98. {
  99. return ((pbm->parent == 0) ||
  100. ((pbm == &pbm->parent->pbm_B) &&
  101.  (bus == pbm->pci_first_busno) &&
  102.  PCI_SLOT(devfn) > 8) ||
  103. ((pbm == &pbm->parent->pbm_A) &&
  104.  (bus == pbm->pci_first_busno) &&
  105.  PCI_SLOT(devfn) > 8));
  106. }
  108. /* PSYCHO PCI configuration space accessors. */
  110. static int psycho_read_byte(struct pci_dev *dev, int where, u8 *value)
  111. {
  112. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  113. unsigned char bus = dev->bus->number;
  114. unsigned int devfn = dev->devfn;
  115. u8 *addr;
  117. *value = 0xff;
  118. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  119. if (!addr)
  120. return PCIBIOS_SUCCESSFUL;
  122. if (psycho_out_of_range(pbm, bus, devfn))
  123. return PCIBIOS_SUCCESSFUL;
  124. pci_config_read8(addr, value);
  125. return PCIBIOS_SUCCESSFUL;
  126. }
  128. static int psycho_read_word(struct pci_dev *dev, int where, u16 *value)
  129. {
  130. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  131. unsigned char bus = dev->bus->number;
  132. unsigned int devfn = dev->devfn;
  133. u16 *addr;
  135. *value = 0xffff;
  136. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  137. if (!addr)
  138. return PCIBIOS_SUCCESSFUL;
  140. if (psycho_out_of_range(pbm, bus, devfn))
  141. return PCIBIOS_SUCCESSFUL;
  143. if (where & 0x01) {
  144. printk("pcibios_read_config_word: misaligned reg [%x]n",
  145.        where);
  146. return PCIBIOS_SUCCESSFUL;
  147. }
  148. pci_config_read16(addr, value);
  149. return PCIBIOS_SUCCESSFUL;
  150. }
  152. static int psycho_read_dword(struct pci_dev *dev, int where, u32 *value)
  153. {
  154. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  155. unsigned char bus = dev->bus->number;
  156. unsigned int devfn = dev->devfn;
  157. u32 *addr;
  159. *value = 0xffffffff;
  160. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  161. if (!addr)
  162. return PCIBIOS_SUCCESSFUL;
  164. if (psycho_out_of_range(pbm, bus, devfn))
  165. return PCIBIOS_SUCCESSFUL;
  167. if (where & 0x03) {
  168. printk("pcibios_read_config_dword: misaligned reg [%x]n",
  169.        where);
  170. return PCIBIOS_SUCCESSFUL;
  171. }
  173. pci_config_read32(addr, value);
  174. return PCIBIOS_SUCCESSFUL;
  175. }
  177. static int psycho_write_byte(struct pci_dev *dev, int where, u8 value)
  178. {
  179. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  180. unsigned char bus = dev->bus->number;
  181. unsigned int devfn = dev->devfn;
  182. u8 *addr;
  184. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  185. if (!addr)
  186. return PCIBIOS_SUCCESSFUL;
  188. if (psycho_out_of_range(pbm, bus, devfn))
  189. return PCIBIOS_SUCCESSFUL;
  191. pci_config_write8(addr, value);
  192. return PCIBIOS_SUCCESSFUL;
  193. }
  195. static int psycho_write_word(struct pci_dev *dev, int where, u16 value)
  196. {
  197. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  198. unsigned char bus = dev->bus->number;
  199. unsigned int devfn = dev->devfn;
  200. u16 *addr;
  202. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  203. if (!addr)
  204. return PCIBIOS_SUCCESSFUL;
  206. if (psycho_out_of_range(pbm, bus, devfn))
  207. return PCIBIOS_SUCCESSFUL;
  209. if (where & 0x01) {
  210. printk("pcibios_write_config_word: misaligned reg [%x]n",
  211.        where);
  212. return PCIBIOS_SUCCESSFUL;
  213. }
  214. pci_config_write16(addr, value);
  215. return PCIBIOS_SUCCESSFUL;
  216. }
  218. static int psycho_write_dword(struct pci_dev *dev, int where, u32 value)
  219. {
  220. struct pci_pbm_info *pbm = pci_bus2pbm[dev->bus->number];
  221. unsigned char bus = dev->bus->number;
  222. unsigned int devfn = dev->devfn;
  223. u32 *addr;
  225. addr = psycho_pci_config_mkaddr(pbm, bus, devfn, where);
  226. if (!addr)
  227. return PCIBIOS_SUCCESSFUL;
  229. if (psycho_out_of_range(pbm, bus, devfn))
  230. return PCIBIOS_SUCCESSFUL;
  232. if (where & 0x03) {
  233. printk("pcibios_write_config_dword: misaligned reg [%x]n",
  234.        where);
  235. return PCIBIOS_SUCCESSFUL;
  236. }
  237. pci_config_write32(addr, value);
  238. return PCIBIOS_SUCCESSFUL;
  239. }
  241. static struct pci_ops psycho_ops = {
  242. psycho_read_byte,
  243. psycho_read_word,
  244. psycho_read_dword,
  245. psycho_write_byte,
  246. psycho_write_word,
  247. psycho_write_dword
  248. };
  250. /* PSYCHO interrupt mapping support. */
  251. #define PSYCHO_IMAP_A_SLOT0 0x0c00UL
  252. #define PSYCHO_IMAP_B_SLOT0 0x0c20UL
  253. static unsigned long psycho_pcislot_imap_offset(unsigned long ino)
  254. {
  255. unsigned int bus =  (ino & 0x10) >> 4;
  256. unsigned int slot = (ino & 0x0c) >> 2;
  258. if (bus == 0)
  259. return PSYCHO_IMAP_A_SLOT0 + (slot * 8);
  260. else
  261. return PSYCHO_IMAP_B_SLOT0 + (slot * 8);
  262. }
  264. #define PSYCHO_IMAP_SCSI 0x1000UL
  265. #define PSYCHO_IMAP_ETH 0x1008UL
  266. #define PSYCHO_IMAP_BPP 0x1010UL
  267. #define PSYCHO_IMAP_AU_REC 0x1018UL
  268. #define PSYCHO_IMAP_AU_PLAY 0x1020UL
  269. #define PSYCHO_IMAP_PFAIL 0x1028UL
  270. #define PSYCHO_IMAP_KMS 0x1030UL
  271. #define PSYCHO_IMAP_FLPY 0x1038UL
  272. #define PSYCHO_IMAP_SHW 0x1040UL
  273. #define PSYCHO_IMAP_KBD 0x1048UL
  274. #define PSYCHO_IMAP_MS 0x1050UL
  275. #define PSYCHO_IMAP_SER 0x1058UL
  276. #define PSYCHO_IMAP_TIM0 0x1060UL
  277. #define PSYCHO_IMAP_TIM1 0x1068UL
  278. #define PSYCHO_IMAP_UE 0x1070UL
  279. #define PSYCHO_IMAP_CE 0x1078UL
  280. #define PSYCHO_IMAP_A_ERR 0x1080UL
  281. #define PSYCHO_IMAP_B_ERR 0x1088UL
  282. #define PSYCHO_IMAP_PMGMT 0x1090UL
  283. #define PSYCHO_IMAP_GFX 0x1098UL
  284. #define PSYCHO_IMAP_EUPA 0x10a0UL
  286. static unsigned long __onboard_imap_off[] = {
  287. /*0x20*/ PSYCHO_IMAP_SCSI,
  288. /*0x21*/ PSYCHO_IMAP_ETH,
  289. /*0x22*/ PSYCHO_IMAP_BPP,
  290. /*0x23*/ PSYCHO_IMAP_AU_REC,
  291. /*0x24*/ PSYCHO_IMAP_AU_PLAY,
  292. /*0x25*/ PSYCHO_IMAP_PFAIL,
  293. /*0x26*/ PSYCHO_IMAP_KMS,
  294. /*0x27*/ PSYCHO_IMAP_FLPY,
  295. /*0x28*/ PSYCHO_IMAP_SHW,
  296. /*0x29*/ PSYCHO_IMAP_KBD,
  297. /*0x2a*/ PSYCHO_IMAP_MS,
  298. /*0x2b*/ PSYCHO_IMAP_SER,
  299. /*0x2c*/ PSYCHO_IMAP_TIM0,
  300. /*0x2d*/ PSYCHO_IMAP_TIM1,
  301. /*0x2e*/ PSYCHO_IMAP_UE,
  302. /*0x2f*/ PSYCHO_IMAP_CE,
  303. /*0x30*/ PSYCHO_IMAP_A_ERR,
  304. /*0x31*/ PSYCHO_IMAP_B_ERR,
  305. /*0x32*/ PSYCHO_IMAP_PMGMT
  306. };
  307. #define PSYCHO_ONBOARD_IRQ_BASE 0x20
  308. #define PSYCHO_ONBOARD_IRQ_LAST 0x32
  309. #define psycho_onboard_imap_offset(__ino) 
  310. __onboard_imap_off[(__ino) - PSYCHO_ONBOARD_IRQ_BASE]
  312. #define PSYCHO_ICLR_A_SLOT0 0x1400UL
  313. #define PSYCHO_ICLR_SCSI 0x1800UL
  315. #define psycho_iclr_offset(ino)       
  316. ((ino & 0x20) ? (PSYCHO_ICLR_SCSI + (((ino) & 0x1f) << 3)) :  
  317. (PSYCHO_ICLR_A_SLOT0 + (((ino) & 0x1f)<<3)))
  319. /* PCI PSYCHO INO number to Sparc PIL level. */
  320. static unsigned char psycho_pil_table[] = {
  321. /*0x00*/0, 0, 0, 0, /* PCI A slot 0  Int A, B, C, D */
  322. /*0x04*/0, 0, 0, 0, /* PCI A slot 1  Int A, B, C, D */
  323. /*0x08*/0, 0, 0, 0, /* PCI A slot 2  Int A, B, C, D */
  324. /*0x0c*/0, 0, 0, 0, /* PCI A slot 3  Int A, B, C, D */
  325. /*0x10*/0, 0, 0, 0, /* PCI B slot 0  Int A, B, C, D */
  326. /*0x14*/0, 0, 0, 0, /* PCI B slot 1  Int A, B, C, D */
  327. /*0x18*/0, 0, 0, 0, /* PCI B slot 2  Int A, B, C, D */
  328. /*0x1c*/0, 0, 0, 0, /* PCI B slot 3  Int A, B, C, D */
  329. /*0x20*/3, /* SCSI */
  330. /*0x21*/5, /* Ethernet */
  331. /*0x22*/8, /* Parallel Port */
  332. /*0x23*/13, /* Audio Record */
  333. /*0x24*/14, /* Audio Playback */
  334. /*0x25*/15, /* PowerFail */
  335. /*0x26*/3, /* second SCSI */
  336. /*0x27*/11, /* Floppy */
  337. /*0x28*/2, /* Spare Hardware */
  338. /*0x29*/9, /* Keyboard */
  339. /*0x2a*/4, /* Mouse */
  340. /*0x2b*/12, /* Serial */
  341. /*0x2c*/10, /* Timer 0 */
  342. /*0x2d*/11, /* Timer 1 */
  343. /*0x2e*/15, /* Uncorrectable ECC */
  344. /*0x2f*/15, /* Correctable ECC */
  345. /*0x30*/15, /* PCI Bus A Error */
  346. /*0x31*/15, /* PCI Bus B Error */
  347. /*0x32*/1, /* Power Management */
  348. };
  350. static int __init psycho_ino_to_pil(struct pci_dev *pdev, unsigned int ino)
  351. {
  352. int ret;
  354. ret = psycho_pil_table[ino];
  355. if (ret == 0 && pdev == NULL) {
  356. ret = 1;
  357. } else if (ret == 0) {
  358. switch ((pdev->class >> 16) & 0xff) {
  359. case PCI_BASE_CLASS_STORAGE:
  360. ret = 4;
  361. break;
  363. case PCI_BASE_CLASS_NETWORK:
  364. ret = 6;
  365. break;
  367. case PCI_BASE_CLASS_DISPLAY:
  368. ret = 9;
  369. break;
  371. case PCI_BASE_CLASS_MULTIMEDIA:
  372. case PCI_BASE_CLASS_MEMORY:
  373. case PCI_BASE_CLASS_BRIDGE:
  374. case PCI_BASE_CLASS_SERIAL:
  375. ret = 10;
  376. break;
  378. default:
  379. ret = 1;
  380. break;
  381. };
  382. }
  384. return ret;
  385. }
  387. static unsigned int __init psycho_irq_build(struct pci_pbm_info *pbm,
  388.     struct pci_dev *pdev,
  389.     unsigned int ino)
  390. {
  391. struct pci_controller_info *p = pbm->parent;
  392. struct ino_bucket *bucket;
  393. unsigned long imap, iclr;
  394. unsigned long imap_off, iclr_off;
  395. int pil, inofixup = 0;
  397. ino &= PCI_IRQ_INO;
  398. if (ino < PSYCHO_ONBOARD_IRQ_BASE) {
  399. /* PCI slot */
  400. imap_off = psycho_pcislot_imap_offset(ino);
  401. } else {
  402. /* Onboard device */
  403. if (ino > PSYCHO_ONBOARD_IRQ_LAST) {
  404. prom_printf("psycho_irq_build: Wacky INO [%x]n", ino);
  405. prom_halt();
  406. }
  407. imap_off = psycho_onboard_imap_offset(ino);
  408. }
  410. /* Now build the IRQ bucket. */
  411. pil = psycho_ino_to_pil(pdev, ino);
  412. imap = p->controller_regs + imap_off;
  413. imap += 4;
  415. iclr_off = psycho_iclr_offset(ino);
  416. iclr = p->controller_regs + iclr_off;
  417. iclr += 4;
  419. if ((ino & 0x20) == 0)
  420. inofixup = ino & 0x03;
  422. bucket = __bucket(build_irq(pil, inofixup, iclr, imap));
  423. bucket->flags |= IBF_PCI;
  425. return __irq(bucket);
  426. }
  428. /* PSYCHO error handling support. */
  429. enum psycho_error_type {
  430. UE_ERR, CE_ERR, PCI_ERR
  431. };
  433. /* Helper function of IOMMU error checking, which checks out
  434.  * the state of the streaming buffers.  The IOMMU lock is
  435.  * held when this is called.
  436.  *
  437.  * For the PCI error case we know which PBM (and thus which
  438.  * streaming buffer) caused the error, but for the uncorrectable
  439.  * error case we do not.  So we always check both streaming caches.
  440.  */
  441. #define PSYCHO_STRBUF_CONTROL_A 0x2800UL
  442. #define PSYCHO_STRBUF_CONTROL_B 0x4800UL
  443. #define  PSYCHO_STRBUF_CTRL_LPTR    0x00000000000000f0 /* LRU Lock Pointer */
  444. #define  PSYCHO_STRBUF_CTRL_LENAB   0x0000000000000008 /* LRU Lock Enable */
  445. #define  PSYCHO_STRBUF_CTRL_RRDIS   0x0000000000000004 /* Rerun Disable */
  446. #define  PSYCHO_STRBUF_CTRL_DENAB   0x0000000000000002 /* Diagnostic Mode Enable */
  447. #define  PSYCHO_STRBUF_CTRL_ENAB    0x0000000000000001 /* Streaming Buffer Enable */
  448. #define PSYCHO_STRBUF_FLUSH_A   0x2808UL
  449. #define PSYCHO_STRBUF_FLUSH_B   0x4808UL
  450. #define PSYCHO_STRBUF_FSYNC_A   0x2810UL
  451. #define PSYCHO_STRBUF_FSYNC_B   0x4810UL
  452. #define PSYCHO_STC_DATA_A 0xb000UL
  453. #define PSYCHO_STC_DATA_B 0xc000UL
  454. #define PSYCHO_STC_ERR_A 0xb400UL
  455. #define PSYCHO_STC_ERR_B 0xc400UL
  456. #define  PSYCHO_STCERR_WRITE  0x0000000000000002 /* Write Error */
  457. #define  PSYCHO_STCERR_READ  0x0000000000000001 /* Read Error */
  458. #define PSYCHO_STC_TAG_A 0xb800UL
  459. #define PSYCHO_STC_TAG_B 0xc800UL
  460. #define  PSYCHO_STCTAG_PPN  0x0fffffff00000000 /* Physical Page Number */
  461. #define  PSYCHO_STCTAG_VPN  0x00000000ffffe000 /* Virtual Page Number */
  462. #define  PSYCHO_STCTAG_VALID  0x0000000000000002 /* Valid */
  463. #define  PSYCHO_STCTAG_WRITE  0x0000000000000001 /* Writable */
  464. #define PSYCHO_STC_LINE_A 0xb900UL
  465. #define PSYCHO_STC_LINE_B 0xc900UL
  466. #define  PSYCHO_STCLINE_LINDX  0x0000000001e00000 /* LRU Index */
  467. #define  PSYCHO_STCLINE_SPTR  0x00000000001f8000 /* Dirty Data Start Pointer */
  468. #define  PSYCHO_STCLINE_LADDR  0x0000000000007f00 /* Line Address */
  469. #define  PSYCHO_STCLINE_EPTR  0x00000000000000fc /* Dirty Data End Pointer */
  470. #define  PSYCHO_STCLINE_VALID  0x0000000000000002 /* Valid */
  471. #define  PSYCHO_STCLINE_FOFN  0x0000000000000001 /* Fetch Outstanding / Flush Necessary */
  473. static spinlock_t stc_buf_lock = SPIN_LOCK_UNLOCKED;
  474. static unsigned long stc_error_buf[128];
  475. static unsigned long stc_tag_buf[16];
  476. static unsigned long stc_line_buf[16];
  478. static void __psycho_check_one_stc(struct pci_controller_info *p,
  479.    struct pci_pbm_info *pbm,
  480.    int is_pbm_a)
  481. {
  482. struct pci_strbuf *strbuf = &pbm->stc;
  483. unsigned long regbase = p->controller_regs;
  484. unsigned long err_base, tag_base, line_base;
  485. u64 control;
  486. int i;
  488. if (is_pbm_a) {
  489. err_base = regbase + PSYCHO_STC_ERR_A;
  490. tag_base = regbase + PSYCHO_STC_TAG_A;
  491. line_base = regbase + PSYCHO_STC_LINE_A;
  492. } else {
  493. err_base = regbase + PSYCHO_STC_ERR_A;
  494. tag_base = regbase + PSYCHO_STC_TAG_A;
  495. line_base = regbase + PSYCHO_STC_LINE_A;
  496. }
  498. spin_lock(&stc_buf_lock);
  500. /* This is __REALLY__ dangerous.  When we put the
  501.  * streaming buffer into diagnostic mode to probe
  502.  * it's tags and error status, we _must_ clear all
  503.  * of the line tag valid bits before re-enabling
  504.  * the streaming buffer.  If any dirty data lives
  505.  * in the STC when we do this, we will end up
  506.  * invalidating it before it has a chance to reach
  507.  * main memory.
  508.  */
  509. control = psycho_read(strbuf->strbuf_control);
  510. psycho_write(strbuf->strbuf_control,
  511.      (control | PSYCHO_STRBUF_CTRL_DENAB));
  512. for (i = 0; i < 128; i++) {
  513. unsigned long val;
  515. val = psycho_read(err_base + (i * 8UL));
  516. psycho_write(err_base + (i * 8UL), 0UL);
  517. stc_error_buf[i] = val;
  518. }
  519. for (i = 0; i < 16; i++) {
  520. stc_tag_buf[i] = psycho_read(tag_base + (i * 8UL));
  521. stc_line_buf[i] = psycho_read(line_base + (i * 8UL));
  522. psycho_write(tag_base + (i * 8UL), 0UL);
  523. psycho_write(line_base + (i * 8UL), 0UL);
  524. }
  526. /* OK, state is logged, exit diagnostic mode. */
  527. psycho_write(strbuf->strbuf_control, control);
  529. for (i = 0; i < 16; i++) {
  530. int j, saw_error, first, last;
  532. saw_error = 0;
  533. first = i * 8;
  534. last = first + 8;
  535. for (j = first; j < last; j++) {
  536. unsigned long errval = stc_error_buf[j];
  537. if (errval != 0) {
  538. saw_error++;
  539. printk("PSYCHO%d(PBM%c): STC_ERR(%d)[wr(%d)rd(%d)]n",
  540.        p->index,
  541.        (is_pbm_a ? 'A' : 'B'),
  542.        j,
  543.        (errval & PSYCHO_STCERR_WRITE) ? 1 : 0,
  544.        (errval & PSYCHO_STCERR_READ) ? 1 : 0);
  545. }
  546. }
  547. if (saw_error != 0) {
  548. unsigned long tagval = stc_tag_buf[i];
  549. unsigned long lineval = stc_line_buf[i];
  550. printk("PSYCHO%d(PBM%c): STC_TAG(%d)[PA(%016lx)VA(%08lx)V(%d)W(%d)]n",
  551.        p->index,
  552.        (is_pbm_a ? 'A' : 'B'),
  553.        i,
  554.        ((tagval & PSYCHO_STCTAG_PPN) >> 19UL),
  555.        (tagval & PSYCHO_STCTAG_VPN),
  556.        ((tagval & PSYCHO_STCTAG_VALID) ? 1 : 0),
  557.        ((tagval & PSYCHO_STCTAG_WRITE) ? 1 : 0));
  558. printk("PSYCHO%d(PBM%c): STC_LINE(%d)[LIDX(%lx)SP(%lx)LADDR(%lx)EP(%lx)"
  559.        "V(%d)FOFN(%d)]n",
  560.        p->index,
  561.        (is_pbm_a ? 'A' : 'B'),
  562.        i,
  563.        ((lineval & PSYCHO_STCLINE_LINDX) >> 21UL),
  564.        ((lineval & PSYCHO_STCLINE_SPTR) >> 15UL),
  565.        ((lineval & PSYCHO_STCLINE_LADDR) >> 8UL),
  566.        ((lineval & PSYCHO_STCLINE_EPTR) >> 2UL),
  567.        ((lineval & PSYCHO_STCLINE_VALID) ? 1 : 0),
  568.        ((lineval & PSYCHO_STCLINE_FOFN) ? 1 : 0));
  569. }
  570. }
  572. spin_unlock(&stc_buf_lock);
  573. }
  575. static void __psycho_check_stc_error(struct pci_controller_info *p,
  576.      unsigned long afsr,
  577.      unsigned long afar,
  578.      enum psycho_error_type type)
  579. {
  580. struct pci_pbm_info *pbm;
  582. pbm = &p->pbm_A;
  583. if (pbm->stc.strbuf_enabled)
  584. __psycho_check_one_stc(p, pbm, 1);
  586. pbm = &p->pbm_B;
  587. if (pbm->stc.strbuf_enabled)
  588. __psycho_check_one_stc(p, pbm, 0);
  589. }
  591. /* When an Uncorrectable Error or a PCI Error happens, we
  592.  * interrogate the IOMMU state to see if it is the cause.
  593.  */
  594. #define PSYCHO_IOMMU_CONTROL 0x0200UL
  595. #define  PSYCHO_IOMMU_CTRL_RESV     0xfffffffff9000000 /* Reserved                      */
  596. #define  PSYCHO_IOMMU_CTRL_XLTESTAT 0x0000000006000000 /* Translation Error Status      */
  597. #define  PSYCHO_IOMMU_CTRL_XLTEERR  0x0000000001000000 /* Translation Error encountered */
  598. #define  PSYCHO_IOMMU_CTRL_LCKEN    0x0000000000800000 /* Enable translation locking    */
  599. #define  PSYCHO_IOMMU_CTRL_LCKPTR   0x0000000000780000 /* Translation lock pointer      */
  600. #define  PSYCHO_IOMMU_CTRL_TSBSZ    0x0000000000070000 /* TSB Size                      */
  601. #define  PSYCHO_IOMMU_TSBSZ_1K      0x0000000000000000 /* TSB Table 1024 8-byte entries */
  602. #define  PSYCHO_IOMMU_TSBSZ_2K      0x0000000000010000 /* TSB Table 2048 8-byte entries */
  603. #define  PSYCHO_IOMMU_TSBSZ_4K      0x0000000000020000 /* TSB Table 4096 8-byte entries */
  604. #define  PSYCHO_IOMMU_TSBSZ_8K      0x0000000000030000 /* TSB Table 8192 8-byte entries */
  605. #define  PSYCHO_IOMMU_TSBSZ_16K     0x0000000000040000 /* TSB Table 16k 8-byte entries  */
  606. #define  PSYCHO_IOMMU_TSBSZ_32K     0x0000000000050000 /* TSB Table 32k 8-byte entries  */
  607. #define  PSYCHO_IOMMU_TSBSZ_64K     0x0000000000060000 /* TSB Table 64k 8-byte entries  */
  608. #define  PSYCHO_IOMMU_TSBSZ_128K    0x0000000000070000 /* TSB Table 128k 8-byte entries */
  609. #define  PSYCHO_IOMMU_CTRL_RESV2    0x000000000000fff8 /* Reserved                      */
  610. #define  PSYCHO_IOMMU_CTRL_TBWSZ    0x0000000000000004 /* Assumed page size, 0=8k 1=64k */
  611. #define  PSYCHO_IOMMU_CTRL_DENAB    0x0000000000000002 /* Diagnostic mode enable        */
  612. #define  PSYCHO_IOMMU_CTRL_ENAB     0x0000000000000001 /* IOMMU Enable                  */
  613. #define PSYCHO_IOMMU_TSBBASE 0x0208UL
  614. #define PSYCHO_IOMMU_FLUSH 0x0210UL
  615. #define PSYCHO_IOMMU_TAG 0xa580UL
  616. #define  PSYCHO_IOMMU_TAG_ERRSTS (0x3UL << 23UL)
  617. #define  PSYCHO_IOMMU_TAG_ERR  (0x1UL << 22UL)
  618. #define  PSYCHO_IOMMU_TAG_WRITE  (0x1UL << 21UL)
  619. #define  PSYCHO_IOMMU_TAG_STREAM (0x1UL << 20UL)
  620. #define  PSYCHO_IOMMU_TAG_SIZE  (0x1UL << 19UL)
  621. #define  PSYCHO_IOMMU_TAG_VPAGE  0x7ffffUL
  622. #define PSYCHO_IOMMU_DATA 0xa600UL
  623. #define  PSYCHO_IOMMU_DATA_VALID (1UL << 30UL)
  624. #define  PSYCHO_IOMMU_DATA_CACHE (1UL << 28UL)
  625. #define  PSYCHO_IOMMU_DATA_PPAGE 0xfffffffUL
  626. static void psycho_check_iommu_error(struct pci_controller_info *p,
  627.      unsigned long afsr,
  628.      unsigned long afar,
  629.      enum psycho_error_type type)
  630. {
  631. struct pci_iommu *iommu = p->pbm_A.iommu;
  632. unsigned long iommu_tag[16];
  633. unsigned long iommu_data[16];
  634. unsigned long flags;
  635. u64 control;
  636. int i;
  638. spin_lock_irqsave(&iommu->lock, flags);
  639. control = psycho_read(iommu->iommu_control);
  640. if (control & PSYCHO_IOMMU_CTRL_XLTEERR) {
  641. char *type_string;
  643. /* Clear the error encountered bit. */
  644. control &= ~PSYCHO_IOMMU_CTRL_XLTEERR;
  645. psycho_write(iommu->iommu_control, control);
  647. switch((control & PSYCHO_IOMMU_CTRL_XLTESTAT) >> 25UL) {
  648. case 0:
  649. type_string = "Protection Error";
  650. break;
  651. case 1:
  652. type_string = "Invalid Error";
  653. break;
  654. case 2:
  655. type_string = "TimeOut Error";
  656. break;
  657. case 3:
  658. default:
  659. type_string = "ECC Error";
  660. break;
  661. };
  662. printk("PSYCHO%d: IOMMU Error, type[%s]n",
  663.        p->index, type_string);
  665. /* Put the IOMMU into diagnostic mode and probe
  666.  * it's TLB for entries with error status.
  667.  *
  668.  * It is very possible for another DVMA to occur
  669.  * while we do this probe, and corrupt the system
  670.  * further.  But we are so screwed at this point
  671.  * that we are likely to crash hard anyways, so
  672.  * get as much diagnostic information to the
  673.  * console as we can.
  674.  */
  675. psycho_write(iommu->iommu_control,
  676.      control | PSYCHO_IOMMU_CTRL_DENAB);
  677. for (i = 0; i < 16; i++) {
  678. unsigned long base = p->controller_regs;
  680. iommu_tag[i] =
  681. psycho_read(base + PSYCHO_IOMMU_TAG + (i * 8UL));
  682. iommu_data[i] =
  683. psycho_read(base + PSYCHO_IOMMU_DATA + (i * 8UL));
  685. /* Now clear out the entry. */
  686. psycho_write(base + PSYCHO_IOMMU_TAG + (i * 8UL), 0);
  687. psycho_write(base + PSYCHO_IOMMU_DATA + (i * 8UL), 0);
  688. }
  690. /* Leave diagnostic mode. */
  691. psycho_write(iommu->iommu_control, control);
  693. for (i = 0; i < 16; i++) {
  694. unsigned long tag, data;
  696. tag = iommu_tag[i];
  697. if (!(tag & PSYCHO_IOMMU_TAG_ERR))
  698. continue;
  700. data = iommu_data[i];
  701. switch((tag & PSYCHO_IOMMU_TAG_ERRSTS) >> 23UL) {
  702. case 0:
  703. type_string = "Protection Error";
  704. break;
  705. case 1:
  706. type_string = "Invalid Error";
  707. break;
  708. case 2:
  709. type_string = "TimeOut Error";
  710. break;
  711. case 3:
  712. default:
  713. type_string = "ECC Error";
  714. break;
  715. };
  716. printk("PSYCHO%d: IOMMU TAG(%d)[error(%s) wr(%d) str(%d) sz(%dK) vpg(%08lx)]n",
  717.        p->index, i, type_string,
  718.        ((tag & PSYCHO_IOMMU_TAG_WRITE) ? 1 : 0),
  719.        ((tag & PSYCHO_IOMMU_TAG_STREAM) ? 1 : 0),
  720.        ((tag & PSYCHO_IOMMU_TAG_SIZE) ? 64 : 8),
  721.        (tag & PSYCHO_IOMMU_TAG_VPAGE) << IOMMU_PAGE_SHIFT);
  722. printk("PSYCHO%d: IOMMU DATA(%d)[valid(%d) cache(%d) ppg(%016lx)]n",
  723.        p->index, i,
  724.        ((data & PSYCHO_IOMMU_DATA_VALID) ? 1 : 0),
  725.        ((data & PSYCHO_IOMMU_DATA_CACHE) ? 1 : 0),
  726.        (data & PSYCHO_IOMMU_DATA_PPAGE) << IOMMU_PAGE_SHIFT);
  727. }
  728. }
  729. __psycho_check_stc_error(p, afsr, afar, type);
  730. spin_unlock_irqrestore(&iommu->lock, flags);
  731. }
  733. /* Uncorrectable Errors.  Cause of the error and the address are
  734.  * recorded in the UE_AFSR and UE_AFAR of PSYCHO.  They are errors
  735.  * relating to UPA interface transactions.
  736.  */
  737. #define PSYCHO_UE_AFSR 0x0030UL
  738. #define  PSYCHO_UEAFSR_PPIO 0x8000000000000000 /* Primary PIO is cause         */
  739. #define  PSYCHO_UEAFSR_PDRD 0x4000000000000000 /* Primary DVMA read is cause   */
  740. #define  PSYCHO_UEAFSR_PDWR 0x2000000000000000 /* Primary DVMA write is cause  */
  741. #define  PSYCHO_UEAFSR_SPIO 0x1000000000000000 /* Secondary PIO is cause       */
  742. #define  PSYCHO_UEAFSR_SDRD 0x0800000000000000 /* Secondary DVMA read is cause */
  743. #define  PSYCHO_UEAFSR_SDWR 0x0400000000000000 /* Secondary DVMA write is cause*/
  744. #define  PSYCHO_UEAFSR_RESV1 0x03ff000000000000 /* Reserved                     */
  745. #define  PSYCHO_UEAFSR_BMSK 0x0000ffff00000000 /* Bytemask of failed transfer  */
  746. #define  PSYCHO_UEAFSR_DOFF 0x00000000e0000000 /* Doubleword Offset            */
  747. #define  PSYCHO_UEAFSR_MID 0x000000001f000000 /* UPA MID causing the fault    */
  748. #define  PSYCHO_UEAFSR_BLK 0x0000000000800000 /* Trans was block operation    */
  749. #define  PSYCHO_UEAFSR_RESV2 0x00000000007fffff /* Reserved                     */
  750. #define PSYCHO_UE_AFAR 0x0038UL
  752. static void psycho_ue_intr(int irq, void *dev_id, struct pt_regs *regs)
  753. {
  754. struct pci_controller_info *p = dev_id;
  755. unsigned long afsr_reg = p->controller_regs + PSYCHO_UE_AFSR;
  756. unsigned long afar_reg = p->controller_regs + PSYCHO_UE_AFAR;
  757. unsigned long afsr, afar, error_bits;
  758. int reported;
  760. /* Latch uncorrectable error status. */
  761. afar = psycho_read(afar_reg);
  762. afsr = psycho_read(afsr_reg);
  764. /* Clear the primary/secondary error status bits. */
  765. error_bits = afsr &
  766. (PSYCHO_UEAFSR_PPIO | PSYCHO_UEAFSR_PDRD | PSYCHO_UEAFSR_PDWR |
  767.  PSYCHO_UEAFSR_SPIO | PSYCHO_UEAFSR_SDRD | PSYCHO_UEAFSR_SDWR);
  768. if (!error_bits)
  769. return;
  770. psycho_write(afsr_reg, error_bits);
  772. /* Log the error. */
  773. printk("PSYCHO%d: Uncorrectable Error, primary error type[%s]n",
  774.        p->index,
  775.        (((error_bits & PSYCHO_UEAFSR_PPIO) ?
  776.  "PIO" :
  777.  ((error_bits & PSYCHO_UEAFSR_PDRD) ?
  778.   "DMA Read" :
  779.   ((error_bits & PSYCHO_UEAFSR_PDWR) ?
  780.    "DMA Write" : "???")))));
  781. printk("PSYCHO%d: bytemask[%04lx] dword_offset[%lx] UPA_MID[%02lx] was_block(%d)n",
  782.        p->index,
  783.        (afsr & PSYCHO_UEAFSR_BMSK) >> 32UL,
  784.        (afsr & PSYCHO_UEAFSR_DOFF) >> 29UL,
  785.        (afsr & PSYCHO_UEAFSR_MID) >> 24UL,
  786.        ((afsr & PSYCHO_UEAFSR_BLK) ? 1 : 0));
  787. printk("PSYCHO%d: UE AFAR [%016lx]n", p->index, afar);
  788. printk("PSYCHO%d: UE Secondary errors [", p->index);
  789. reported = 0;
  790. if (afsr & PSYCHO_UEAFSR_SPIO) {
  791. reported++;
  792. printk("(PIO)");
  793. }
  794. if (afsr & PSYCHO_UEAFSR_SDRD) {
  795. reported++;
  796. printk("(DMA Read)");
  797. }
  798. if (afsr & PSYCHO_UEAFSR_SDWR) {
  799. reported++;
  800. printk("(DMA Write)");
  801. }
  802. if (!reported)
  803. printk("(none)");
  804. printk("]n");
  806. /* Interrogate IOMMU for error status. */
  807. psycho_check_iommu_error(p, afsr, afar, UE_ERR);
  808. }
  810. /* Correctable Errors. */
  811. #define PSYCHO_CE_AFSR 0x0040UL
  812. #define  PSYCHO_CEAFSR_PPIO 0x8000000000000000 /* Primary PIO is cause         */
  813. #define  PSYCHO_CEAFSR_PDRD 0x4000000000000000 /* Primary DVMA read is cause   */
  814. #define  PSYCHO_CEAFSR_PDWR 0x2000000000000000 /* Primary DVMA write is cause  */
  815. #define  PSYCHO_CEAFSR_SPIO 0x1000000000000000 /* Secondary PIO is cause       */
  816. #define  PSYCHO_CEAFSR_SDRD 0x0800000000000000 /* Secondary DVMA read is cause */
  817. #define  PSYCHO_CEAFSR_SDWR 0x0400000000000000 /* Secondary DVMA write is cause*/
  818. #define  PSYCHO_CEAFSR_RESV1 0x0300000000000000 /* Reserved                     */
  819. #define  PSYCHO_CEAFSR_ESYND 0x00ff000000000000 /* Syndrome Bits                */
  820. #define  PSYCHO_CEAFSR_BMSK 0x0000ffff00000000 /* Bytemask of failed transfer  */
  821. #define  PSYCHO_CEAFSR_DOFF 0x00000000e0000000 /* Double Offset                */
  822. #define  PSYCHO_CEAFSR_MID 0x000000001f000000 /* UPA MID causing the fault    */
  823. #define  PSYCHO_CEAFSR_BLK 0x0000000000800000 /* Trans was block operation    */
  824. #define  PSYCHO_CEAFSR_RESV2 0x00000000007fffff /* Reserved                     */
  825. #define PSYCHO_CE_AFAR 0x0040UL
  827. static void psycho_ce_intr(int irq, void *dev_id, struct pt_regs *regs)
  828. {
  829. struct pci_controller_info *p = dev_id;
  830. unsigned long afsr_reg = p->controller_regs + PSYCHO_CE_AFSR;
  831. unsigned long afar_reg = p->controller_regs + PSYCHO_CE_AFAR;
  832. unsigned long afsr, afar, error_bits;
  833. int reported;
  835. /* Latch error status. */
  836. afar = psycho_read(afar_reg);
  837. afsr = psycho_read(afsr_reg);
  839. /* Clear primary/secondary error status bits. */
  840. error_bits = afsr &
  841. (PSYCHO_CEAFSR_PPIO | PSYCHO_CEAFSR_PDRD | PSYCHO_CEAFSR_PDWR |
  842.  PSYCHO_CEAFSR_SPIO | PSYCHO_CEAFSR_SDRD | PSYCHO_CEAFSR_SDWR);
  843. if (!error_bits)
  844. return;
  845. psycho_write(afsr_reg, error_bits);
  847. /* Log the error. */
  848. printk("PSYCHO%d: Correctable Error, primary error type[%s]n",
  849.        p->index,
  850.        (((error_bits & PSYCHO_CEAFSR_PPIO) ?
  851.  "PIO" :
  852.  ((error_bits & PSYCHO_CEAFSR_PDRD) ?
  853.   "DMA Read" :
  854.   ((error_bits & PSYCHO_CEAFSR_PDWR) ?
  855.    "DMA Write" : "???")))));
  857. /* XXX Use syndrome and afar to print out module string just like
  858.  * XXX UDB CE trap handler does... -DaveM
  859.  */
  860. printk("PSYCHO%d: syndrome[%02lx] bytemask[%04lx] dword_offset[%lx] "
  861.        "UPA_MID[%02lx] was_block(%d)n",
  862.        p->index,
  863.        (afsr & PSYCHO_CEAFSR_ESYND) >> 48UL,
  864.        (afsr & PSYCHO_CEAFSR_BMSK) >> 32UL,
  865.        (afsr & PSYCHO_CEAFSR_DOFF) >> 29UL,
  866.        (afsr & PSYCHO_CEAFSR_MID) >> 24UL,
  867.        ((afsr & PSYCHO_CEAFSR_BLK) ? 1 : 0));
  868. printk("PSYCHO%d: CE AFAR [%016lx]n", p->index, afar);
  869. printk("PSYCHO%d: CE Secondary errors [", p->index);
  870. reported = 0;
  871. if (afsr & PSYCHO_CEAFSR_SPIO) {
  872. reported++;
  873. printk("(PIO)");
  874. }
  875. if (afsr & PSYCHO_CEAFSR_SDRD) {
  876. reported++;
  877. printk("(DMA Read)");
  878. }
  879. if (afsr & PSYCHO_CEAFSR_SDWR) {
  880. reported++;
  881. printk("(DMA Write)");
  882. }
  883. if (!reported)
  884. printk("(none)");
  885. printk("]n");
  886. }
  888. /* PCI Errors.  They are signalled by the PCI bus module since they
  889.  * are assosciated with a specific bus segment.
  890.  */
  891. #define PSYCHO_PCI_AFSR_A 0x2010UL
  892. #define PSYCHO_PCI_AFSR_B 0x4010UL
  893. #define  PSYCHO_PCIAFSR_PMA 0x8000000000000000 /* Primary Master Abort Error   */
  894. #define  PSYCHO_PCIAFSR_PTA 0x4000000000000000 /* Primary Target Abort Error   */
  895. #define  PSYCHO_PCIAFSR_PRTRY 0x2000000000000000 /* Primary Excessive Retries    */
  896. #define  PSYCHO_PCIAFSR_PPERR 0x1000000000000000 /* Primary Parity Error         */
  897. #define  PSYCHO_PCIAFSR_SMA 0x0800000000000000 /* Secondary Master Abort Error */
  898. #define  PSYCHO_PCIAFSR_STA 0x0400000000000000 /* Secondary Target Abort Error */
  899. #define  PSYCHO_PCIAFSR_SRTRY 0x0200000000000000 /* Secondary Excessive Retries  */
  900. #define  PSYCHO_PCIAFSR_SPERR 0x0100000000000000 /* Secondary Parity Error       */
  901. #define  PSYCHO_PCIAFSR_RESV1 0x00ff000000000000 /* Reserved                     */
  902. #define  PSYCHO_PCIAFSR_BMSK 0x0000ffff00000000 /* Bytemask of failed transfer  */
  903. #define  PSYCHO_PCIAFSR_BLK 0x0000000080000000 /* Trans was block operation    */
  904. #define  PSYCHO_PCIAFSR_RESV2 0x0000000040000000 /* Reserved                     */
  905. #define  PSYCHO_PCIAFSR_MID 0x000000003e000000 /* MID causing the error        */
  906. #define  PSYCHO_PCIAFSR_RESV3 0x0000000001ffffff /* Reserved                     */
  907. #define PSYCHO_PCI_AFAR_A 0x2018UL
  908. #define PSYCHO_PCI_AFAR_B 0x4018UL
  910. static void psycho_pcierr_intr(int irq, void *dev_id, struct pt_regs *regs)
  911. {
  912. struct pci_pbm_info *pbm = dev_id;
  913. struct pci_controller_info *p = pbm->parent;
  914. unsigned long afsr_reg, afar_reg;
  915. unsigned long afsr, afar, error_bits;
  916. int is_pbm_a, reported;
  918. is_pbm_a = (pbm == &pbm->parent->pbm_A);
  919. if (is_pbm_a) {
  920. afsr_reg = p->controller_regs + PSYCHO_PCI_AFSR_A;
  921. afar_reg = p->controller_regs + PSYCHO_PCI_AFAR_A;
  922. } else {
  923. afsr_reg = p->controller_regs + PSYCHO_PCI_AFSR_B;
  924. afar_reg = p->controller_regs + PSYCHO_PCI_AFAR_B;
  925. }
  927. /* Latch error status. */
  928. afar = psycho_read(afar_reg);
  929. afsr = psycho_read(afsr_reg);
  931. /* Clear primary/secondary error status bits. */
  932. error_bits = afsr &
  933. (PSYCHO_PCIAFSR_PMA | PSYCHO_PCIAFSR_PTA |
  934.  PSYCHO_PCIAFSR_PRTRY | PSYCHO_PCIAFSR_PPERR |
  935.  PSYCHO_PCIAFSR_SMA | PSYCHO_PCIAFSR_STA |
  936.  PSYCHO_PCIAFSR_SRTRY | PSYCHO_PCIAFSR_SPERR);
  937. if (!error_bits)
  938. return;
  939. psycho_write(afsr_reg, error_bits);
  941. /* Log the error. */
  942. printk("PSYCHO%d(PBM%c): PCI Error, primary error type[%s]n",
  943.        p->index, (is_pbm_a ? 'A' : 'B'),
  944.        (((error_bits & PSYCHO_PCIAFSR_PMA) ?
  945.  "Master Abort" :
  946.  ((error_bits & PSYCHO_PCIAFSR_PTA) ?
  947.   "Target Abort" :
  948.   ((error_bits & PSYCHO_PCIAFSR_PRTRY) ?
  949.    "Excessive Retries" :
  950.    ((error_bits & PSYCHO_PCIAFSR_PPERR) ?
  951.     "Parity Error" : "???"))))));
  952. printk("PSYCHO%d(PBM%c): bytemask[%04lx] UPA_MID[%02lx] was_block(%d)n",
  953.        p->index, (is_pbm_a ? 'A' : 'B'),
  954.        (afsr & PSYCHO_PCIAFSR_BMSK) >> 32UL,
  955.        (afsr & PSYCHO_PCIAFSR_MID) >> 25UL,
  956.        (afsr & PSYCHO_PCIAFSR_BLK) ? 1 : 0);
  957. printk("PSYCHO%d(PBM%c): PCI AFAR [%016lx]n",
  958.        p->index, (is_pbm_a ? 'A' : 'B'), afar);
  959. printk("PSYCHO%d(PBM%c): PCI Secondary errors [",
  960.        p->index, (is_pbm_a ? 'A' : 'B'));
  961. reported = 0;
  962. if (afsr & PSYCHO_PCIAFSR_SMA) {
  963. reported++;
  964. printk("(Master Abort)");
  965. }
  966. if (afsr & PSYCHO_PCIAFSR_STA) {
  967. reported++;
  968. printk("(Target Abort)");
  969. }
  970. if (afsr & PSYCHO_PCIAFSR_SRTRY) {
  971. reported++;
  972. printk("(Excessive Retries)");
  973. }
  974. if (afsr & PSYCHO_PCIAFSR_SPERR) {
  975. reported++;
  976. printk("(Parity Error)");
  977. }
  978. if (!reported)
  979. printk("(none)");
  980. printk("]n");
  982. /* For the error types shown, scan PBM's PCI bus for devices
  983.  * which have logged that error type.
  984.  */
  986. /* If we see a Target Abort, this could be the result of an
  987.  * IOMMU translation error of some sort.  It is extremely
  988.  * useful to log this information as usually it indicates
  989.  * a bug in the IOMMU support code or a PCI device driver.
  990.  */
  991. if (error_bits & (PSYCHO_PCIAFSR_PTA | PSYCHO_PCIAFSR_STA)) {
  992. psycho_check_iommu_error(p, afsr, afar, PCI_ERR);
  993. pci_scan_for_target_abort(p, pbm, pbm->pci_bus);
  994. }
  995. if (error_bits & (PSYCHO_PCIAFSR_PMA | PSYCHO_PCIAFSR_SMA))
  996. pci_scan_for_master_abort(p, pbm, pbm->pci_bus);
  998. /* For excessive retries, PSYCHO/PBM will abort the device
  999.  * and there is no way to specifically check for excessive
  1000.  * retries in the config space status registers.  So what
  1001.  * we hope is that we'll catch it via the master/target
  1002.  * abort events.
  1003.  */
  1005. if (error_bits & (PSYCHO_PCIAFSR_PPERR | PSYCHO_PCIAFSR_SPERR))
  1006. pci_scan_for_parity_error(p, pbm, pbm->pci_bus);
  1007. }
  1009. /* XXX What about PowerFail/PowerManagement??? -DaveM */
  1010. #define PSYCHO_ECC_CTRL 0x0020
  1011. #define  PSYCHO_ECCCTRL_EE  0x8000000000000000 /* Enable ECC Checking */
  1012. #define  PSYCHO_ECCCTRL_UE  0x4000000000000000 /* Enable UE Interrupts */
  1013. #define  PSYCHO_ECCCTRL_CE  0x2000000000000000 /* Enable CE INterrupts */
  1014. #define PSYCHO_UE_INO 0x2e
  1015. #define PSYCHO_CE_INO 0x2f
  1016. #define PSYCHO_PCIERR_A_INO 0x30
  1017. #define PSYCHO_PCIERR_B_INO 0x31
  1018. static void __init psycho_register_error_handlers(struct pci_controller_info *p)
  1019. {
  1020. struct pci_pbm_info *pbm = &p->pbm_A; /* arbitrary */
  1021. unsigned long base = p->controller_regs;
  1022. unsigned int irq, portid = p->portid;
  1023. u64 tmp;
  1025. /* Build IRQs and register handlers. */
  1026. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_UE_INO);
  1027. if (request_irq(irq, psycho_ue_intr,
  1028. SA_SHIRQ, "PSYCHO UE", p) < 0) {
  1029. prom_printf("PSYCHO%d: Cannot register UE interrupt.n",
  1030.     p->index);
  1031. prom_halt();
  1032. }
  1034. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_CE_INO);
  1035. if (request_irq(irq, psycho_ce_intr,
  1036. SA_SHIRQ, "PSYCHO CE", p) < 0) {
  1037. prom_printf("PSYCHO%d: Cannot register CE interrupt.n",
  1038.     p->index);
  1039. prom_halt();
  1040. }
  1042. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_PCIERR_A_INO);
  1043. if (request_irq(irq, psycho_pcierr_intr,
  1044. SA_SHIRQ, "PSYCHO PCIERR", &p->pbm_A) < 0) {
  1045. prom_printf("PSYCHO%d(PBMA): Cannot register PciERR interrupt.n",
  1046.     p->index);
  1047. prom_halt();
  1048. }
  1050. irq = psycho_irq_build(pbm, NULL, (portid << 6) | PSYCHO_PCIERR_B_INO);
  1051. if (request_irq(irq, psycho_pcierr_intr,
  1052. SA_SHIRQ, "PSYCHO PCIERR", &p->pbm_B) < 0) {
  1053. prom_printf("PSYCHO%d(PBMB): Cannot register PciERR interrupt.n",
  1054.     p->index);
  1055. prom_halt();
  1056. }
  1058. /* Enable UE and CE interrupts for controller. */
  1059. psycho_write(base + PSYCHO_ECC_CTRL,
  1060.      (PSYCHO_ECCCTRL_EE |
  1061.       PSYCHO_ECCCTRL_UE |
  1062.       PSYCHO_ECCCTRL_CE));
  1064. /* Enable PCI Error interrupts and clear error
  1065.  * bits for each PBM.
  1066.  */
  1067. tmp = psycho_read(base + PSYCHO_PCIA_CTRL);
  1068. tmp |= (PSYCHO_PCICTRL_SBH_ERR |
  1069. PSYCHO_PCICTRL_SERR |
  1070. PSYCHO_PCICTRL_SBH_INT |
  1071. PSYCHO_PCICTRL_EEN);
  1072. psycho_write(base + PSYCHO_PCIA_CTRL, tmp);
  1073.      
  1074. tmp = psycho_read(base + PSYCHO_PCIB_CTRL);
  1075. tmp |= (PSYCHO_PCICTRL_SBH_ERR |
  1076. PSYCHO_PCICTRL_SERR |
  1077. PSYCHO_PCICTRL_SBH_INT |
  1078. PSYCHO_PCICTRL_EEN);
  1079. psycho_write(base + PSYCHO_PCIB_CTRL, tmp);
  1080. }
  1082. /* PSYCHO boot time probing and initialization. */
  1083. static void __init psycho_resource_adjust(struct pci_dev *pdev,
  1084.   struct resource *res,
  1085.   struct resource *root)
  1086. {
  1087. res->start += root->start;
  1088. res->end += root->start;
  1089. }
  1091. static void __init psycho_base_address_update(struct pci_dev *pdev, int resource)
  1092. {
  1093. struct pcidev_cookie *pcp = pdev->sysdata;
  1094. struct pci_pbm_info *pbm = pcp->pbm;
  1095. struct resource *res, *root;
  1096. u32 reg;
  1097. int where, size, is_64bit;
  1099. res = &pdev->resource[resource];
  1100. where = PCI_BASE_ADDRESS_0 + (resource * 4);
  1102. is_64bit = 0;
  1103. if (res->flags & IORESOURCE_IO)
  1104. root = &pbm->io_space;
  1105. else {
  1106. root = &pbm->mem_space;
  1107. if ((res->flags & PCI_BASE_ADDRESS_MEM_TYPE_MASK)
  1108.     == PCI_BASE_ADDRESS_MEM_TYPE_64)
  1109. is_64bit = 1;
  1110. }
  1112. size = res->end - res->start;
  1113. pci_read_config_dword(pdev, where, &reg);
  1114. reg = ((reg & size) |
  1115.        (((u32)(res->start - root->start)) & ~size));
  1116. pci_write_config_dword(pdev, where, reg);
  1118. /* This knows that the upper 32-bits of the address
  1119.  * must be zero.  Our PCI common layer enforces this.
  1120.  */
  1121. if (is_64bit)
  1122. pci_write_config_dword(pdev, where + 4, 0);
  1123. }
  1125. /* We have to do the config space accesses by hand, thus... */
  1126. #define PBM_BRIDGE_BUS 0x40
  1127. #define PBM_BRIDGE_SUBORDINATE 0x41
  1128. static void __init pbm_renumber(struct pci_pbm_info *pbm, u8 orig_busno)
  1129. {
  1130. u8 *addr, busno;
  1131. int nbus;
  1133. busno = pci_highest_busnum;
  1134. nbus = pbm->pci_last_busno - pbm->pci_first_busno;
  1136. addr = psycho_pci_config_mkaddr(pbm, orig_busno,
  1137. 0, PBM_BRIDGE_BUS);
  1138. pci_config_write8(addr, busno);
  1139. addr = psycho_pci_config_mkaddr(pbm, busno,
  1140. 0, PBM_BRIDGE_SUBORDINATE);
  1141. pci_config_write8(addr, busno + nbus);
  1143. pbm->pci_first_busno = busno;
  1144. pbm->pci_last_busno = busno + nbus;
  1145. pci_highest_busnum = busno + nbus + 1;
  1147. do {
  1148. pci_bus2pbm[busno++] = pbm;
  1149. } while (nbus--);
  1150. }
  1152. /* We have to do the config space accesses by hand here since
  1153.  * the pci_bus2pbm array is not ready yet.
  1154.  */
  1155. static void __init pbm_pci_bridge_renumber(struct pci_pbm_info *pbm,
  1156.    u8 busno)
  1157. {
  1158. u32 devfn, l, class;
  1159. u8 hdr_type;
  1160. int is_multi = 0;
  1162. for(devfn = 0; devfn < 0xff; ++devfn) {
  1163. u32 *dwaddr;
  1164. u8 *baddr;
  1166. if (PCI_FUNC(devfn) != 0 && is_multi == 0)
  1167. continue;
  1169. /* Anything there? */
  1170. dwaddr = psycho_pci_config_mkaddr(pbm, busno, devfn, PCI_VENDOR_ID);
  1171. l = 0xffffffff;
  1172. pci_config_read32(dwaddr, &l);
  1173. if (l == 0xffffffff || l == 0x00000000 ||
  1174.     l == 0x0000ffff || l == 0xffff0000) {
  1175. is_multi = 0;
  1176. continue;
  1177. }
  1179. baddr = psycho_pci_config_mkaddr(pbm, busno, devfn, PCI_HEADER_TYPE);
  1180. pci_config_read8(baddr, &hdr_type);
  1181. if (PCI_FUNC(devfn) == 0)
  1182. is_multi = hdr_type & 0x80;
  1184. dwaddr = psycho_pci_config_mkaddr(pbm, busno, devfn, PCI_CLASS_REVISION);
  1185. class = 0xffffffff;
  1186. pci_config_read32(dwaddr, &class);
  1187. if ((class >> 16) == PCI_CLASS_BRIDGE_PCI) {
  1188. u32 buses = 0xffffffff;
  1190. dwaddr = psycho_pci_config_mkaddr(pbm, busno, devfn,
  1191.   PCI_PRIMARY_BUS);
  1192. pci_config_read32(dwaddr, &buses);
  1193. pbm_pci_bridge_renumber(pbm, (buses >> 8) & 0xff);
  1194. buses &= 0xff000000;
  1195. pci_config_write32(dwaddr, buses);
  1196. }
  1197. }
  1198. }
  1200. static void __init pbm_bridge_reconfigure(struct pci_controller_info *p)
  1201. {
  1202. struct pci_pbm_info *pbm;
  1203. u8 *addr;
  1205. /* Clear out primary/secondary/subordinate bus numbers on
  1206.  * all PCI-to-PCI bridges under each PBM.  The generic bus
  1207.  * probing will fix them up.
  1208.  */
  1209. pbm_pci_bridge_renumber(&p->pbm_B, p->pbm_B.pci_first_busno);
  1210. pbm_pci_bridge_renumber(&p->pbm_A, p->pbm_A.pci_first_busno);
  1212. /* Move PBM A out of the way. */
  1213. pbm = &p->pbm_A;
  1214. addr = psycho_pci_config_mkaddr(pbm, pbm->pci_first_busno,
  1215. 0, PBM_BRIDGE_BUS);
  1216. pci_config_write8(addr, 0xff);
  1217. addr = psycho_pci_config_mkaddr(pbm, 0xff,
  1218. 0, PBM_BRIDGE_SUBORDINATE);
  1219. pci_config_write8(addr, 0xff);
  1221. /* Now we can safely renumber both PBMs. */
  1222. pbm_renumber(&p->pbm_B, p->pbm_B.pci_first_busno);
  1223. pbm_renumber(&p->pbm_A, 0xff);
  1224. }
  1226. static void __init pbm_config_busmastering(struct pci_pbm_info *pbm)
  1227. {
  1228. u8 *addr;
  1230. /* Set cache-line size to 64 bytes, this is actually
  1231.  * a nop but I do it for completeness.
  1232.  */
  1233. addr = psycho_pci_config_mkaddr(pbm, pbm->pci_first_busno,
  1234. 0, PCI_CACHE_LINE_SIZE);
  1235. pci_config_write8(addr, 64 / sizeof(u32));
  1237. /* Set PBM latency timer to 64 PCI clocks. */
  1238. addr = psycho_pci_config_mkaddr(pbm, pbm->pci_first_busno,
  1239. 0, PCI_LATENCY_TIMER);
  1240. pci_config_write8(addr, 64);
  1241. }
  1243. static void __init pbm_scan_bus(struct pci_controller_info *p,
  1244. struct pci_pbm_info *pbm)
  1245. {
  1246. struct pcidev_cookie *cookie = kmalloc(sizeof(*cookie), GFP_KERNEL);
  1248. if (!cookie) {
  1249. prom_printf("PSYCHO: Critical allocation failure.n");
  1250. prom_halt();
  1251. }
  1253. /* All we care about is the PBM. */
  1254. memset(cookie, 0, sizeof(*cookie));
  1255. cookie->pbm = pbm;
  1257. pbm->pci_bus = pci_scan_bus(pbm->pci_first_busno,
  1258.     p->pci_ops,
  1259.     pbm);
  1260. pci_fixup_host_bridge_self(pbm->pci_bus);
  1261. pbm->pci_bus->self->sysdata = cookie;
  1263. pci_fill_in_pbm_cookies(pbm->pci_bus, pbm, pbm->prom_node);
  1264. pci_record_assignments(pbm, pbm->pci_bus);
  1265. pci_assign_unassigned(pbm, pbm->pci_bus);
  1266. pci_fixup_irq(pbm, pbm->pci_bus);
  1267. pci_determine_66mhz_disposition(pbm, pbm->pci_bus);
  1268. pci_setup_busmastering(pbm, pbm->pci_bus);
  1269. }
  1271. static void __init psycho_scan_bus(struct pci_controller_info *p)
  1272. {
  1273. pbm_bridge_reconfigure(p);
  1274. pbm_config_busmastering(&p->pbm_B);
  1275. p->pbm_B.is_66mhz_capable = 0;
  1276. pbm_config_busmastering(&p->pbm_A);
  1277. p->pbm_A.is_66mhz_capable = 1;
  1278. pbm_scan_bus(p, &p->pbm_B);
  1279. pbm_scan_bus(p, &p->pbm_A);
  1281. /* After the PCI bus scan is complete, we can register
  1282.  * the error interrupt handlers.
  1283.  */
  1284. psycho_register_error_handlers(p);
  1285. }
  1287. static void __init psycho_iommu_init(struct pci_controller_info *p)
  1288. {
  1289. struct pci_iommu *iommu = p->pbm_A.iommu;
  1290. unsigned long tsbbase, i;
  1291. u64 control;
  1293. /* Setup initial software IOMMU state. */
  1294. spin_lock_init(&iommu->lock);
  1295. iommu->iommu_cur_ctx = 0;
  1297. /* Register addresses. */
  1298. iommu->iommu_control  = p->controller_regs + PSYCHO_IOMMU_CONTROL;
  1299. iommu->iommu_tsbbase  = p->controller_regs + PSYCHO_IOMMU_TSBBASE;
  1300. iommu->iommu_flush    = p->controller_regs + PSYCHO_IOMMU_FLUSH;
  1301. /* PSYCHO's IOMMU lacks ctx flushing. */
  1302. iommu->iommu_ctxflush = 0;
  1304. /* We use the main control register of PSYCHO as the write
  1305.  * completion register.
  1306.  */
  1307. iommu->write_complete_reg = p->controller_regs + PSYCHO_CONTROL;
  1309. /*
  1310.  * Invalidate TLB Entries.
  1311.  */
  1312. control = psycho_read(p->controller_regs + PSYCHO_IOMMU_CONTROL);
  1313. control |= PSYCHO_IOMMU_CTRL_DENAB;
  1314. psycho_write(p->controller_regs + PSYCHO_IOMMU_CONTROL, control);
  1315. for(i = 0; i < 16; i++) {
  1316. psycho_write(p->controller_regs + PSYCHO_IOMMU_TAG + (i * 8UL), 0);
  1317. psycho_write(p->controller_regs + PSYCHO_IOMMU_DATA + (i * 8UL), 0);
  1318. }
  1320. /* Leave diag mode enabled for full-flushing done
  1321.  * in pci_iommu.c
  1322.  */
  1324. /* Using assumed page size 8K with 128K entries we need 1MB iommu page
  1325.  * table (128K ioptes * 8 bytes per iopte).  This is
  1326.  * page order 7 on UltraSparc.
  1327.  */
  1328. tsbbase = __get_free_pages(GFP_KERNEL, get_order(IO_TSB_SIZE));
  1329. if (!tsbbase) {
  1330. prom_printf("PSYCHO_IOMMU: Error, gfp(tsb) failed.n");
  1331. prom_halt();
  1332. }
  1333. iommu->page_table = (iopte_t *)tsbbase;
  1334. iommu->page_table_sz_bits = 17;
  1335. iommu->page_table_map_base = 0xc0000000;
  1336. iommu->dma_addr_mask = 0xffffffff;
  1337. memset((char *)tsbbase, 0, IO_TSB_SIZE);
  1339. /* We start with no consistent mappings. */
  1340. iommu->lowest_consistent_map =
  1341. 1 << (iommu->page_table_sz_bits - PBM_LOGCLUSTERS);
  1343. for (i = 0; i < PBM_NCLUSTERS; i++) {
  1344. iommu->alloc_info[i].flush = 0;
  1345. iommu->alloc_info[i].next = 0;
  1346. }
  1348. psycho_write(p->controller_regs + PSYCHO_IOMMU_TSBBASE, __pa(tsbbase));
  1350. control = psycho_read(p->controller_regs + PSYCHO_IOMMU_CONTROL);
  1351. control &= ~(PSYCHO_IOMMU_CTRL_TSBSZ | PSYCHO_IOMMU_CTRL_TBWSZ);
  1352. control |= (PSYCHO_IOMMU_TSBSZ_128K | PSYCHO_IOMMU_CTRL_ENAB);
  1353. psycho_write(p->controller_regs + PSYCHO_IOMMU_CONTROL, control);
  1355. /* If necessary, hook us up for starfire IRQ translations. */
  1356. if(this_is_starfire)
  1357. p->starfire_cookie = starfire_hookup(p->portid);
  1358. else
  1359. p->starfire_cookie = NULL;
  1360. }
  1362. #define PSYCHO_IRQ_RETRY 0x1a00UL
  1363. #define PSYCHO_PCIA_DIAG 0x2020UL
  1364. #define PSYCHO_PCIB_DIAG 0x4020UL
  1365. #define  PSYCHO_PCIDIAG_RESV  0xffffffffffffff80 /* Reserved                     */
  1366. #define  PSYCHO_PCIDIAG_DRETRY  0x0000000000000040 /* Disable retry limit          */
  1367. #define  PSYCHO_PCIDIAG_DISYNC  0x0000000000000020 /* Disable DMA wr / irq sync    */
  1368. #define  PSYCHO_PCIDIAG_DDWSYNC  0x0000000000000010 /* Disable DMA wr / PIO rd sync */
  1369. #define  PSYCHO_PCIDIAG_IDDPAR  0x0000000000000008 /* Invert DMA data parity       */
  1370. #define  PSYCHO_PCIDIAG_IPDPAR  0x0000000000000004 /* Invert PIO data parity       */
  1371. #define  PSYCHO_PCIDIAG_IPAPAR  0x0000000000000002 /* Invert PIO address parity    */
  1372. #define  PSYCHO_PCIDIAG_LPBACK  0x0000000000000001 /* Enable loopback mode         */
  1374. static void psycho_controller_hwinit(struct pci_controller_info *p)
  1375. {
  1376. u64 tmp;
  1378. /* PROM sets the IRQ retry value too low, increase it. */
  1379. psycho_write(p->controller_regs + PSYCHO_IRQ_RETRY, 0xff);
  1381. /* Enable arbiter for all PCI slots. */
  1382. tmp = psycho_read(p->controller_regs + PSYCHO_PCIA_CTRL);
  1383. tmp |= PSYCHO_PCICTRL_AEN;
  1384. psycho_write(p->controller_regs + PSYCHO_PCIA_CTRL, tmp);
  1386. tmp = psycho_read(p->controller_regs + PSYCHO_PCIB_CTRL);
  1387. tmp |= PSYCHO_PCICTRL_AEN;
  1388. psycho_write(p->controller_regs + PSYCHO_PCIB_CTRL, tmp);
  1390. /* Disable DMA write / PIO read synchronization on
  1391.  * both PCI bus segments.
  1392.  * [ U2P Erratum 1243770, STP2223BGA data sheet ]
  1393.  */
  1394. tmp = psycho_read(p->controller_regs + PSYCHO_PCIA_DIAG);
  1395. tmp |= PSYCHO_PCIDIAG_DDWSYNC;
  1396. psycho_write(p->controller_regs + PSYCHO_PCIA_DIAG, tmp);
  1398. tmp = psycho_read(p->controller_regs + PSYCHO_PCIB_DIAG);
  1399. tmp |= PSYCHO_PCIDIAG_DDWSYNC;
  1400. psycho_write(p->controller_regs + PSYCHO_PCIB_DIAG, tmp);
  1401. }
  1403. static void __init pbm_register_toplevel_resources(struct pci_controller_info *p,
  1404.    struct pci_pbm_info *pbm)
  1405. {
  1406. char *name = pbm->name;
  1408. sprintf(name, "PSYCHO%d PBM%c",
  1409. p->index,
  1410. (pbm == &p->pbm_A ? 'A' : 'B'));
  1411. pbm->io_space.name = pbm->mem_space.name = name;
  1413. request_resource(&ioport_resource, &pbm->io_space);
  1414. request_resource(&iomem_resource, &pbm->mem_space);
  1415. pci_register_legacy_regions(&pbm->io_space,
  1416.     &pbm->mem_space);
  1417. }
  1419. static void psycho_pbm_strbuf_init(struct pci_controller_info *p,
  1420.    struct pci_pbm_info *pbm,
  1421.    int is_pbm_a)
  1422. {
  1423. unsigned long base = p->controller_regs;
  1424. u64 control;
  1426. if (is_pbm_a) {
  1427. pbm->stc.strbuf_control  = base + PSYCHO_STRBUF_CONTROL_A;
  1428. pbm->stc.strbuf_pflush   = base + PSYCHO_STRBUF_FLUSH_A;
  1429. pbm->stc.strbuf_fsync    = base + PSYCHO_STRBUF_FSYNC_A;
  1430. } else {
  1431. pbm->stc.strbuf_control  = base + PSYCHO_STRBUF_CONTROL_B;
  1432. pbm->stc.strbuf_pflush   = base + PSYCHO_STRBUF_FLUSH_B;
  1433. pbm->stc.strbuf_fsync    = base + PSYCHO_STRBUF_FSYNC_B;
  1434. }
  1435. /* PSYCHO's streaming buffer lacks ctx flushing. */
  1436. pbm->stc.strbuf_ctxflush      = 0;
  1437. pbm->stc.strbuf_ctxmatch_base = 0;
  1439. pbm->stc.strbuf_flushflag = (volatile unsigned long *)
  1440. ((((unsigned long)&pbm->stc.__flushflag_buf[0])
  1441.   + 63UL)
  1442.  & ~63UL);
  1443. pbm->stc.strbuf_flushflag_pa = (unsigned long)
  1444. __pa(pbm->stc.strbuf_flushflag);
  1446. /* Enable the streaming buffer.  We have to be careful
  1447.  * just in case OBP left it with LRU locking enabled.
  1448.  *
  1449.  * It is possible to control if PBM will be rerun on
  1450.  * line misses.  Currently I just retain whatever setting
  1451.  * OBP left us with.  All checks so far show it having
  1452.  * a value of zero.
  1453.  */
  1454. #undef PSYCHO_STRBUF_RERUN_ENABLE
  1455. #undef PSYCHO_STRBUF_RERUN_DISABLE
  1456. control = psycho_read(pbm->stc.strbuf_control);
  1457. control |= PSYCHO_STRBUF_CTRL_ENAB;
  1458. control &= ~(PSYCHO_STRBUF_CTRL_LENAB | PSYCHO_STRBUF_CTRL_LPTR);
  1459. #ifdef PSYCHO_STRBUF_RERUN_ENABLE
  1460. control &= ~(PSYCHO_STRBUF_CTRL_RRDIS);
  1461. #else
  1462. #ifdef PSYCHO_STRBUF_RERUN_DISABLE
  1463. control |= PSYCHO_STRBUF_CTRL_RRDIS;
  1464. #endif
  1465. #endif
  1466. psycho_write(pbm->stc.strbuf_control, control);
  1468. pbm->stc.strbuf_enabled = 1;
  1469. }
  1471. #define PSYCHO_IOSPACE_A 0x002000000UL
  1472. #define PSYCHO_IOSPACE_B 0x002010000UL
  1473. #define PSYCHO_IOSPACE_SIZE 0x00000ffffUL
  1474. #define PSYCHO_MEMSPACE_A 0x100000000UL
  1475. #define PSYCHO_MEMSPACE_B 0x180000000UL
  1476. #define PSYCHO_MEMSPACE_SIZE 0x07fffffffUL
  1478. static void psycho_pbm_init(struct pci_controller_info *p,
  1479.     int prom_node, int is_pbm_a)
  1480. {
  1481. unsigned int busrange[2];
  1482. struct pci_pbm_info *pbm;
  1483. int err;
  1485. if (is_pbm_a) {
  1486. pbm = &p->pbm_A;
  1487. pbm->pci_first_slot = 1;
  1488. pbm->io_space.start = p->controller_regs + PSYCHO_IOSPACE_A;
  1489. pbm->mem_space.start = p->controller_regs + PSYCHO_MEMSPACE_A;
  1490. } else {
  1491. pbm = &p->pbm_B;
  1492. pbm->pci_first_slot = 2;
  1493. pbm->io_space.start = p->controller_regs + PSYCHO_IOSPACE_B;
  1494. pbm->mem_space.start = p->controller_regs + PSYCHO_MEMSPACE_B;
  1495. }
  1496. pbm->io_space.end = pbm->io_space.start + PSYCHO_IOSPACE_SIZE;
  1497. pbm->io_space.flags = IORESOURCE_IO;
  1498. pbm->mem_space.end = pbm->mem_space.start + PSYCHO_MEMSPACE_SIZE;
  1499. pbm->mem_space.flags = IORESOURCE_MEM;
  1500. pbm_register_toplevel_resources(p, pbm);
  1502. pbm->parent = p;
  1503. pbm->prom_node = prom_node;
  1504. prom_getstring(prom_node, "name",
  1505.        pbm->prom_name,
  1506.        sizeof(pbm->prom_name));
  1508. err = prom_getproperty(prom_node, "ranges",
  1509.        (char *)pbm->pbm_ranges,
  1510.        sizeof(pbm->pbm_ranges));
  1511. if (err != -1)
  1512. pbm->num_pbm_ranges =
  1513. (err / sizeof(struct linux_prom_pci_ranges));
  1514. else
  1515. pbm->num_pbm_ranges = 0;
  1517. err = prom_getproperty(prom_node, "interrupt-map",
  1518.        (char *)pbm->pbm_intmap,
  1519.        sizeof(pbm->pbm_intmap));
  1520. if (err != -1) {
  1521. pbm->num_pbm_intmap = (err / sizeof(struct linux_prom_pci_intmap));
  1522. err = prom_getproperty(prom_node, "interrupt-map-mask",
  1523.        (char *)&pbm->pbm_intmask,
  1524.        sizeof(pbm->pbm_intmask));
  1525. if (err == -1) {
  1526. prom_printf("PSYCHO-PBM: Fatal error, no "
  1527.     "interrupt-map-mask.n");
  1528. prom_halt();
  1529. }
  1530. } else {
  1531. pbm->num_pbm_intmap = 0;
  1532. memset(&pbm->pbm_intmask, 0, sizeof(pbm->pbm_intmask));
  1533. }
  1535. err = prom_getproperty(prom_node, "bus-range",
  1536.        (char *)&busrange[0],
  1537.        sizeof(busrange));
  1538. if (err == 0 || err == -1) {
  1539. prom_printf("PSYCHO-PBM: Fatal error, no bus-range.n");
  1540. prom_halt();
  1541. }
  1542. pbm->pci_first_busno = busrange[0];
  1543. pbm->pci_last_busno = busrange[1];
  1545. psycho_pbm_strbuf_init(p, pbm, is_pbm_a);
  1546. }
  1548. #define PSYCHO_CONFIGSPACE 0x001000000UL
  1550. void __init psycho_init(int node, char *model_name)
  1551. {
  1552. struct linux_prom64_registers pr_regs[3];
  1553. struct pci_controller_info *p;
  1554. struct pci_iommu *iommu;
  1555. unsigned long flags;
  1556. u32 upa_portid;
  1557. int is_pbm_a, err;
  1559. upa_portid = prom_getintdefault(node, "upa-portid", 0xff);
  1561. spin_lock_irqsave(&pci_controller_lock, flags);
  1562. for(p = pci_controller_root; p; p = p->next) {
  1563. if (p->portid == upa_portid) {
  1564. spin_unlock_irqrestore(&pci_controller_lock, flags);
  1565. is_pbm_a = (p->pbm_A.prom_node == 0);
  1566. psycho_pbm_init(p, node, is_pbm_a);
  1567. return;
  1568. }
  1569. }
  1570. spin_unlock_irqrestore(&pci_controller_lock, flags);
  1572. p = kmalloc(sizeof(struct pci_controller_info), GFP_ATOMIC);
  1573. if (!p) {
  1574. prom_printf("PSYCHO: Fatal memory allocation error.n");
  1575. prom_halt();
  1576. }
  1577. memset(p, 0, sizeof(*p));
  1578. iommu = kmalloc(sizeof(struct pci_iommu), GFP_ATOMIC);
  1579. if (!iommu) {
  1580. prom_printf("PSYCHO: Fatal memory allocation error.n");
  1581. prom_halt();
  1582. }
  1583. memset(iommu, 0, sizeof(*iommu));
  1584. p->pbm_A.iommu = p->pbm_B.iommu = iommu;
  1586. spin_lock_irqsave(&pci_controller_lock, flags);
  1587. p->next = pci_controller_root;
  1588. pci_controller_root = p;
  1589. spin_unlock_irqrestore(&pci_controller_lock, flags);
  1591. p->portid = upa_portid;
  1592. p->index = pci_num_controllers++;
  1593. p->pbms_same_domain = 0;
  1594. p->scan_bus = psycho_scan_bus;
  1595. p->irq_build = psycho_irq_build;
  1596. p->base_address_update = psycho_base_address_update;
  1597. p->resource_adjust = psycho_resource_adjust;
  1598. p->pci_ops = &psycho_ops;
  1600. err = prom_getproperty(node, "reg",
  1601.        (char *)&pr_regs[0],
  1602.        sizeof(pr_regs));
  1603. if (err == 0 || err == -1) {
  1604. prom_printf("PSYCHO: Fatal error, no reg property.n");
  1605. prom_halt();
  1606. }
  1608. p->controller_regs = pr_regs[2].phys_addr;
  1609. printk("PCI: Found PSYCHO, control regs at %016lxn",
  1610.        p->controller_regs);
  1612. p->pbm_A.config_space = p->pbm_B.config_space =
  1613. (pr_regs[2].phys_addr + PSYCHO_CONFIGSPACE);
  1614. printk("PSYCHO: Shared PCI config space at %016lxn",
  1615.        p->pbm_A.config_space);
  1617. /*
  1618.  * Psycho's PCI MEM space is mapped to a 2GB aligned area, so
  1619.  * we need to adjust our MEM space mask.
  1620.  */
  1621. pci_memspace_mask = 0x7fffffffUL;
  1623. psycho_controller_hwinit(p);
  1625. psycho_iommu_init(p);
  1627. is_pbm_a = ((pr_regs[0].phys_addr & 0x6000) == 0x2000);
  1628. psycho_pbm_init(p, node, is_pbm_a);
  1629. }