开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 嵌入式Linux > 查看源码
sleep.S
资源名称：SBC-2410X_kernel.tar.gz　[点击查看]
上传用户：lgb322
上传日期：2013-02-24
资源大小：30529k
文件大小：9k
源码类别：

嵌入式Linux

开发平台：

Unix_Linux

sleep.S：源码内容
  1. /*
  2.  * BK Id: SCCS/s.sleep.S 1.18 12/02/01 12:38:54 benh
  3.  */
  4. /*
  5.  * This file contains sleep low-level functions for PowerBook G3.
  6.  *    Copyright (C) 1999 Benjamin Herrenschmidt (benh@kernel.crashing.org)
  7.  *    and Paul Mackerras (paulus@samba.org).
  8.  *
  9.  * This program is free software; you can redistribute it and/or
  10.  * modify it under the terms of the GNU General Public License
  11.  * as published by the Free Software Foundation; either version
  12.  * 2 of the License, or (at your option) any later version.
  13.  *
  14.  */
  16. #include "ppc_asm.tmpl"
  17. #include <asm/processor.h>
  18. #include <asm/page.h>
  19. #include <asm/cputable.h>
  21. #define MAGIC 0x4c617273 /* 'Lars' */
  23. /*
  24.  * Structure for storing CPU registers on the stack.
  25.  */
  26. #define SL_SP 0
  27. #define SL_PC 4
  28. #define SL_MSR 8
  29. #define SL_SDR1 0xc
  30. #define SL_SPRG0 0x10 /* 4 sprg's */
  31. #define SL_DBAT0 0x20
  32. #define SL_IBAT0 0x28
  33. #define SL_DBAT1 0x30
  34. #define SL_IBAT1 0x38
  35. #define SL_DBAT2 0x40
  36. #define SL_IBAT2 0x48
  37. #define SL_DBAT3 0x50
  38. #define SL_IBAT3 0x58
  39. #define SL_TB 0x60
  40. #define SL_HID0 0x68
  41. #define SL_HID1 0x6c
  42. #define SL_MSSCR0 0x70
  43. #define SL_MSSSR0 0x74
  44. #define SL_ICTRL 0x78
  45. #define SL_LDSTCR 0x7c
  46. #define SL_LDSTDB 0x80
  47. #define SL_R2 0x84
  48. #define SL_CR 0x88
  49. #define SL_R12 0x8c /* r12 to r31 */
  50. #define SL_SIZE (SL_R12 + 80)
  52. #define tophys(rd,rs)   addis   rd,rs,-KERNELBASE@h     
  53. #define tovirt(rd,rs) addis rd,rs,KERNELBASE@h
  55. .text
  56. .align 5
  58. /* This gets called by via-pmu.c late during the sleep process.
  59.  * The PMU was already send the sleep command and will shut us down
  60.  * soon. We need to save all that is needed and setup the wakeup
  61.  * vector that will be called by the ROM on wakeup
  62.  */
  63. _GLOBAL(low_sleep_handler)
  64. mflr r0
  65. stw r0,4(r1)
  66. stwu r1,-SL_SIZE(r1)
  67. mfcr r0
  68. stw r0,SL_CR(r1)
  69. stw r2,SL_R2(r1)
  70. stmw r12,SL_R12(r1)
  72. /* Save MSR & SDR1 */
  73. mfmsr r4
  74. stw r4,SL_MSR(r1)
  75. mfsdr1 r4
  76. stw r4,SL_SDR1(r1)
  78. /* Get a stable timebase and save it */
  79. 1: mftbu r4
  80. stw r4,SL_TB(r1)
  81. mftb r5
  82. stw r5,SL_TB+4(r1)
  83. mftbu r3
  84. cmpw r3,r4
  85. bne 1b
  87. /* Save SPRGs */
  88. mfsprg r4,0
  89. stw r4,SL_SPRG0(r1)
  90. mfsprg r4,1
  91. stw r4,SL_SPRG0+4(r1)
  92. mfsprg r4,2
  93. stw r4,SL_SPRG0+8(r1)
  94. mfsprg r4,3
  95. stw r4,SL_SPRG0+12(r1)
  97. /* Save BATs */
  98. mfdbatu r4,0
  99. stw r4,SL_DBAT0(r1)
  100. mfdbatl r4,0
  101. stw r4,SL_DBAT0+4(r1)
  102. mfdbatu r4,1
  103. stw r4,SL_DBAT1(r1)
  104. mfdbatl r4,1
  105. stw r4,SL_DBAT1+4(r1)
  106. mfdbatu r4,2
  107. stw r4,SL_DBAT2(r1)
  108. mfdbatl r4,2
  109. stw r4,SL_DBAT2+4(r1)
  110. mfdbatu r4,3
  111. stw r4,SL_DBAT3(r1)
  112. mfdbatl r4,3
  113. stw r4,SL_DBAT3+4(r1)
  114. mfibatu r4,0
  115. stw r4,SL_IBAT0(r1)
  116. mfibatl r4,0
  117. stw r4,SL_IBAT0+4(r1)
  118. mfibatu r4,1
  119. stw r4,SL_IBAT1(r1)
  120. mfibatl r4,1
  121. stw r4,SL_IBAT1+4(r1)
  122. mfibatu r4,2
  123. stw r4,SL_IBAT2(r1)
  124. mfibatl r4,2
  125. stw r4,SL_IBAT2+4(r1)
  126. mfibatu r4,3
  127. stw r4,SL_IBAT3(r1)
  128. mfibatl r4,3
  129. stw r4,SL_IBAT3+4(r1)
  131. /* Save HID0 */
  132. mfspr r4,HID0
  133. stw r4,SL_HID0(r1)
  135. /* Save 7400/7410/7450 specific registers */
  136. mfspr r3,PVR
  137. srwi r3,r3,16
  138. cmpli cr0,r3,0x8000
  139. cmpli cr1,r3,0x000c
  140. cmpli cr2,r3,0x800c
  141. cror 4*cr1+eq,4*cr1+eq,4*cr2+eq
  142. cror 4*cr0+eq,4*cr0+eq,4*cr1+eq
  143. bne 1f
  144. mfspr r4,SPRN_MSSCR0
  145. stw r4,SL_MSSCR0(r1)
  146. mfspr r4,SPRN_MSSSR0
  147. stw r4,SL_MSSSR0(r1)
  148. /* Save 7450 specific registers */
  149. beq cr1,1f
  150. mfspr r4,HID1
  151. stw r4,SL_HID1(r1)
  152. mfspr r4,SPRN_ICTRL
  153. stw r4,SL_ICTRL(r1)
  154. mfspr r4,SPRN_LDSTCR
  155. stw r4,SL_LDSTCR(r1)
  156. mfspr r4,SPRN_LDSTDB
  157. stw r4,SL_LDSTDB(r1)
  158. 1:
  159. /* The ROM can wake us up via 2 different vectors:
  160.  *  - On wallstreet & lombard, we must write a magic
  161.  *    value 'Lars' at address 4 and a pointer to a
  162.  *    memory location containing the PC to resume from
  163.  *    at address 0.
  164.  *  - On Core99, we must store the wakeup vector at
  165.  *    address 0x80 and eventually it's parameters
  166.  *    at address 0x84. I've have some trouble with those
  167.  *    parameters however and I no longer use them.
  168.  */
  169. lis r5,grackle_wake_up@ha
  170. addi r5,r5,grackle_wake_up@l
  171. tophys(r5,r5)
  172. stw r5,SL_PC(r1)
  173. lis r4,KERNELBASE@h
  174. tophys(r5,r1)
  175. addi r5,r5,SL_PC
  176. lis r6,MAGIC@ha
  177. addi r6,r6,MAGIC@l
  178. stw r5,0(r4)
  179. stw r6,4(r4)
  180. /* Setup stuffs at 0x80-0x84 for Core99 */
  181. lis r3,core99_wake_up@ha
  182. addi r3,r3,core99_wake_up@l
  183. tophys(r3,r3)
  184. stw r3,0x80(r4)
  185. stw r5,0x84(r4)
  186. /* Store a pointer to our backup storage into
  187.  * a kernel global
  188.  */
  189. lis r3,sleep_storage@ha
  190. addi r3,r3,sleep_storage@l
  191. stw r5,0(r3)
  194. /*
  195.  * Flush the L1 data cache by reading the first 128kB of RAM
  196.  * and then flushing the same area with the dcbf instruction.
  197.  * The L2 cache has already been disabled.
  198.  */
  199. li r4,0x1000 /* 128kB / 32B */
  200. mtctr r4
  201. lis r4,KERNELBASE@h
  202. 1:
  203. lwz r0,0(r4)
  204. addi r4,r4,0x0020 /* Go to start of next cache line */
  205. bdnz 1b
  206. sync
  208. li r4,0x1000 /* 128kB / 32B */
  209. mtctr r4
  210. lis r4,KERNELBASE@h
  211. 1:
  212. dcbf r0,r4
  213. addi r4,r4,0x0020 /* Go to start of next cache line */
  214. bdnz 1b
  215. sync
  217. /*
  218.  * Set the HID0 and MSR for sleep.
  219.  */
  220. mfspr r2,HID0
  221. rlwinm r2,r2,0,10,7 /* clear doze, nap */
  222. oris r2,r2,HID0_SLEEP@h
  223. sync
  224. mtspr HID0,r2
  225. sync
  227. /* This loop puts us back to sleep in case we have a spurrious
  228.  * wakeup so that the host bridge properly stays asleep. The
  229.  * CPU will be turned off, either after a known time (about 1
  230.  * second) on wallstreet & lombard, or as soon as the CPU enters
  231.  * SLEEP mode on core99
  232.  */
  233. mfmsr r2
  234. oris r2,r2,MSR_POW@h
  235. 1: sync
  236. mtmsr r2
  237. isync
  238. b 1b
  240. /* 
  241.  * Here is the resume code.
  242.  */
  245. /*
  246.  * Core99 machines resume here
  247.  * r4 has the physical address of SL_PC(sp) (unused)
  248.  */
  249. _GLOBAL(core99_wake_up)
  250. /* Make sure HID0 no longer contains any sleep bit */
  251. mfspr r3,HID0
  252. rlwinm r3,r3,0,11,7 /* clear SLEEP, NAP, DOZE bits */
  253. mtspr HID0,r3
  254. sync
  255. isync
  257. /* Won't that cause problems on CPU that doesn't support it ? */
  258. lis r3, 0
  259. mtspr SPRN_MMCR0, r3
  261. /* sanitize MSR */
  262. mfmsr r3
  263. ori r3,r3,MSR_EE|MSR_IP
  264. xori r3,r3,MSR_EE|MSR_IP
  265. sync
  266. isync
  267. mtmsr r3
  268. sync
  269. isync
  271. /* Recover sleep storage */
  272. lis r3,sleep_storage@ha
  273. addi r3,r3,sleep_storage@l
  274. tophys(r3,r3)
  275. lwz r1,0(r3)
  277. /* Pass thru to older resume code ... */
  278. /* 
  279.  * Here is the resume code for older machines.
  280.  * r1 has the physical address of SL_PC(sp).
  281.  */
  283. grackle_wake_up:
  284. /* Enable and then Flash inval the instruction & data cache */
  285. mfspr r3,HID0
  286. ori r3,r3, HID0_ICE|HID0_ICFI|HID0_DCE|HID0_DCI
  287. sync
  288. isync
  289. mtspr HID0,r3
  290. xori r3,r3, HID0_ICFI|HID0_DCI
  291. mtspr HID0,r3
  292. sync
  294. /* Restore the kernel's segment registers before
  295.  * we do any r1 memory access as we are not sure they
  296.  * are in a sane state above the first 256Mb region
  297.  */
  298. li r0,16 /* load up segment register values */
  299. mtctr r0 /* for context 0 */
  300. lis r3,0x2000 /* Ku = 1, VSID = 0 */
  301. li r4,0
  302. 3: mtsrin r3,r4
  303. addi r3,r3,0x111 /* increment VSID */
  304. addis r4,r4,0x1000 /* address of next segment */
  305. bdnz 3b
  307. /* Restore the remaining bits of the HID0 register. */
  308. subi r1,r1,SL_PC
  309. lwz r3,SL_HID0(r1)
  310. sync
  311. isync
  312. mtspr HID0,r3
  313. sync
  314. isync
  316. /* Restore 7400/7410/7450 specific registers */
  317. mfspr r3,PVR
  318. srwi r3,r3,16
  319. cmpli cr0,r3,0x8000
  320. cmpli cr1,r3,0x000c
  321. cmpli cr2,r3,0x800c
  322. cror 4*cr1+eq,4*cr1+eq,4*cr2+eq
  323. cror 4*cr0+eq,4*cr0+eq,4*cr1+eq
  324. bne 1f
  325. lwz r4,SL_MSSCR0(r1)
  326. sync
  327. mtspr SPRN_MSSCR0,r4
  328. sync
  329. isync
  330. lwz r4,SL_MSSSR0(r1)
  331. sync
  332. mtspr SPRN_MSSSR0,r4
  333. sync
  334. isync
  335. bne cr2,1f
  336. li r4,0
  337. mtspr SPRN_L2CR2,r4
  338. /* Restore 7450 specific registers */
  339. beq cr1,1f
  340. lwz r4,SL_HID1(r1)
  341. sync
  342. mtspr HID1,r4
  343. isync
  344. sync
  345. lwz r4,SPRN_ICTRL(r1)
  346. sync
  347. mtspr SPRN_ICTRL,r4
  348. isync
  349. sync
  350. lwz r4,SPRN_LDSTCR(r1)
  351. sync
  352. mtspr SPRN_LDSTCR,r4
  353. isync
  354. sync
  355. lwz r4,SL_LDSTDB(r1)
  356. sync
  357. mtspr SPRN_LDSTDB,r4
  358. isync
  359. sync
  360. 1:
  361. /* Restore the BATs, and SDR1.  Then we can turn on the MMU. */
  362. lwz r4,SL_SDR1(r1)
  363. mtsdr1 r4
  364. lwz r4,SL_SPRG0(r1)
  365. mtsprg 0,r4
  366. lwz r4,SL_SPRG0+4(r1)
  367. mtsprg 1,r4
  368. lwz r4,SL_SPRG0+8(r1)
  369. mtsprg 2,r4
  370. lwz r4,SL_SPRG0+12(r1)
  371. mtsprg 3,r4
  373. lwz r4,SL_DBAT0(r1)
  374. mtdbatu 0,r4
  375. lwz r4,SL_DBAT0+4(r1)
  376. mtdbatl 0,r4
  377. lwz r4,SL_DBAT1(r1)
  378. mtdbatu 1,r4
  379. lwz r4,SL_DBAT1+4(r1)
  380. mtdbatl 1,r4
  381. lwz r4,SL_DBAT2(r1)
  382. mtdbatu 2,r4
  383. lwz r4,SL_DBAT2+4(r1)
  384. mtdbatl 2,r4
  385. lwz r4,SL_DBAT3(r1)
  386. mtdbatu 3,r4
  387. lwz r4,SL_DBAT3+4(r1)
  388. mtdbatl 3,r4
  389. lwz r4,SL_IBAT0(r1)
  390. mtibatu 0,r4
  391. lwz r4,SL_IBAT0+4(r1)
  392. mtibatl 0,r4
  393. lwz r4,SL_IBAT1(r1)
  394. mtibatu 1,r4
  395. lwz r4,SL_IBAT1+4(r1)
  396. mtibatl 1,r4
  397. lwz r4,SL_IBAT2(r1)
  398. mtibatu 2,r4
  399. lwz r4,SL_IBAT2+4(r1)
  400. mtibatl 2,r4
  401. lwz r4,SL_IBAT3(r1)
  402. mtibatu 3,r4
  403. lwz r4,SL_IBAT3+4(r1)
  404. mtibatl 3,r4
  406. /* Flush all TLBs */
  407. lis r4,0x1000
  408. 1: addic. r4,r4,-0x1000
  409. tlbie r4
  410. blt 1b
  411. sync
  413. /* restore the MSR and turn on the MMU */
  414. lwz r3,SL_MSR(r1)
  415. bl turn_on_mmu
  417. /* get back the stack pointer */
  418. tovirt(r1,r1)
  420. /* Restore TB */
  421. li r3,0
  422. mttbl r3
  423. lwz r3,SL_TB(r1)
  424. lwz r4,SL_TB+4(r1)
  425. mttbu r3
  426. mttbl r4
  428. /* Restore the callee-saved registers and return */
  429. lwz r0,SL_CR(r1)
  430. mtcr r0
  431. lwz r2,SL_R2(r1)
  432. lmw r12,SL_R12(r1)
  433. addi r1,r1,SL_SIZE
  434. lwz r0,4(r1)
  435. mtlr r0
  436. blr
  438. turn_on_mmu:
  439. mflr r4
  440. tovirt(r4,r4)
  441. mtsrr0 r4
  442. mtsrr1 r3
  443. sync
  444. isync
  445. rfi
  447. .data
  448. .globl sleep_storage
  449. sleep_storage:
  450. .long 0