开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 嵌入式Linux > 查看源码
dscc4.c
资源名称：SBC-2410X_kernel.tar.gz　[点击查看]
上传用户：lgb322
上传日期：2013-02-24
资源大小：30529k
文件大小：46k
源码类别：

嵌入式Linux

开发平台：

Unix_Linux

dscc4.c：源码内容
  1. /*
  2.  * drivers/net/wan/dscc4/dscc4_main.c: a DSCC4 HDLC driver for Linux
  3.  *
  4.  * This software may be used and distributed according to the terms of the 
  5.  * GNU General Public License. 
  6.  *
  7.  * The author may be reached as romieu@cogenit.fr.
  8.  * Specific bug reports/asian food will be welcome.
  9.  *
  10.  * Special thanks to the nice people at CS-Telecom for the hardware and the
  11.  * access to the test/measure tools.
  12.  *
  13.  *
  14.  *                             Theory of Operation
  15.  *
  16.  * I. Board Compatibility
  17.  *
  18.  * This device driver is designed for the Siemens PEB20534 4 ports serial
  19.  * controller as found on Etinc PCISYNC cards. The documentation for the 
  20.  * chipset is available at http://www.infineon.com:
  21.  * - Data Sheet "DSCC4, DMA Supported Serial Communication Controller with
  22.  * 4 Channels, PEB 20534 Version 2.1, PEF 20534 Version 2.1";
  23.  * - Application Hint "Management of DSCC4 on-chip FIFO resources".
  24.  * Jens David has built an adapter based on the same chipset. Take a look
  25.  * at http://www.afthd.tu-darmstadt.de/~dg1kjd/pciscc4 for a specific
  26.  * driver.
  27.  * Sample code (2 revisions) is available at Infineon.
  28.  *
  29.  * II. Board-specific settings
  30.  *
  31.  * Pcisync can transmit some clock signal to the outside world on the
  32.  * *first two* ports provided you put a quartz and a line driver on it and
  33.  * remove the jumpers. The operation is described on Etinc web site. If you
  34.  * go DCE on these ports, don't forget to use an adequate cable.
  35.  *
  36.  * Sharing of the PCI interrupt line for this board is possible.
  37.  *
  38.  * III. Driver operation
  39.  *
  40.  * The rx/tx operations are based on a linked list of descriptor. I haven't
  41.  * tried the start/stop descriptor method as this one looks like the cheapest
  42.  * in terms of PCI manipulation.
  43.  *
  44.  * Tx direction
  45.  * Once the data section of the current descriptor processed, the next linked
  46.  * descriptor is loaded if the HOLD bit isn't set in the current descriptor.
  47.  * If HOLD is met, the transmission is stopped until the host unsets it and
  48.  * signals the change via TxPOLL.
  49.  * When the tx ring is full, the xmit routine issues a call to netdev_stop.
  50.  * The device is supposed to be enabled again during an ALLS irq (we could
  51.  * use HI but as it's easy to loose events, it's fscked).
  52.  *
  53.  * Rx direction
  54.  * The received frames aren't supposed to span over multiple receiving areas.
  55.  * I may implement it some day but it isn't the highest ranked item.
  56.  *
  57.  * IV. Notes
  58.  * The chipset is buggy. Typically, under some specific load patterns (I
  59.  * wouldn't call them "high"), the irq queues and the descriptors look like
  60.  * some event has been lost. Even assuming some fancy PCI feature, it won't 
  61.  * explain the reproductible missing "C" bit in the descriptors. Faking an 
  62.  * irq in the periodic timer isn't really elegant but at least it seems 
  63.  * reliable.
  64.  * The current error (XDU, RFO) recovery code is untested.
  65.  * So far, RDO takes his RX channel down and the right sequence to enable it
  66.  * again is still a mistery. If RDO happens, plan a reboot. More details
  67.  * in the code (NB: as this happens, TX still works).
  68.  * Don't mess the cables during operation, especially on DTE ports. I don't
  69.  * suggest it for DCE either but at least one can get some messages instead
  70.  * of a complete instant freeze.
  71.  * Tests are done on Rev. 20 of the silicium. The RDO handling changes with
  72.  * the documentation/chipset releases. An on-line errata would be welcome.
  73.  *
  74.  * TODO:
  75.  * - some trivial error lurk,
  76.  * - the stats are fscked,
  77.  * - use polling at high irq/s,
  78.  * - performance analysis,
  79.  * - endianness.
  80.  *
  81.  */
  83. #include <linux/version.h>
  84. #include <linux/module.h>
  85. #include <linux/types.h>
  86. #include <linux/errno.h>
  87. #include <linux/ioport.h>
  88. #include <linux/pci.h>
  89. #include <linux/kernel.h>
  90. #include <linux/mm.h>
  92. #include <asm/system.h>
  93. #include <asm/cache.h>
  94. #include <asm/byteorder.h>
  95. #include <asm/uaccess.h>
  96. #include <asm/io.h>
  97. #include <asm/irq.h>
  99. #include <linux/init.h>
  100. #include <linux/string.h>
  102. #include <linux/if_arp.h>
  103. #include <linux/netdevice.h>
  104. #include <linux/skbuff.h>
  105. #include <linux/delay.h>
  106. #include <net/syncppp.h>
  107. #include <linux/hdlc.h>
  109. /* Version */
  110. static const char version[] = "$Id: dscc4.c,v 1.130 2001/02/25 15:27:34 romieu Exp $n";
  111. static int debug;
  114. /* Module parameters */
  115. MODULE_AUTHOR("Maintainer: Francois Romieu <romieu@cogenit.fr>");
  116. MODULE_DESCRIPTION("Siemens PEB20534 PCI Controller");
  117. MODULE_LICENSE("GPL");
  118. MODULE_PARM(debug,"i");
  120. /* Structures */
  121. struct TxFD {
  122. u32 state;
  123. u32 next;
  124. u32 data;
  125. u32 complete;
  126. u32 jiffies; /* more hack to come :o) */
  127. };
  129. struct RxFD {
  130. u32 state1;
  131. u32 next;
  132. u32 data;
  133. u32 state2;
  134. u32 end;
  135. };
  137. #define DEBUG
  138. #define DEBUG_PARANOID
  139. #define TX_RING_SIZE    32
  140. #define RX_RING_SIZE    32
  141. #define IRQ_RING_SIZE   64 /* Keep it A multiple of 32 */
  142. #define TX_TIMEOUT      (HZ/10)
  143. #define BRR_DIVIDER_MAX 64*0x00008000
  144. #define dev_per_card 4
  146. #define SOURCE_ID(flags) ((flags >> 28 ) & 0x03)
  147. #define TO_SIZE(state) ((state >> 16) & 0x1fff)
  148. #define TO_STATE(len) cpu_to_le32((len & TxSizeMax) << 16)
  149. #define RX_MAX(len) ((((len) >> 5) + 1) << 5)
  150. #define SCC_REG_START(id) SCC_START+(id)*SCC_OFFSET
  152. #undef DEBUG
  154. struct dscc4_pci_priv {
  155.         u32 *iqcfg;
  156.         int cfg_cur;
  157.         spinlock_t lock;
  158.         struct pci_dev *pdev;
  160.         struct net_device *root;
  161.         dma_addr_t iqcfg_dma;
  162. u32 xtal_hz;
  163. };
  165. struct dscc4_dev_priv {
  166.         struct sk_buff *rx_skbuff[RX_RING_SIZE];
  167.         struct sk_buff *tx_skbuff[TX_RING_SIZE];
  169.         struct RxFD *rx_fd;
  170.         struct TxFD *tx_fd;
  171.         u32 *iqrx;
  172.         u32 *iqtx;
  174.         u32 rx_current;
  175.         u32 tx_current;
  176.         u32 iqrx_current;
  177.         u32 iqtx_current;
  179.         u32 tx_dirty;
  180. int bad_tx_frame;
  181. int bad_rx_frame;
  182. int rx_needs_refill;
  184.         dma_addr_t tx_fd_dma;
  185.         dma_addr_t rx_fd_dma;
  186.         dma_addr_t iqtx_dma;
  187.         dma_addr_t iqrx_dma;
  189.         struct net_device_stats stats;
  190. struct timer_list timer;
  192.         struct dscc4_pci_priv *pci_priv;
  193.         spinlock_t lock;
  195.         int dev_id;
  196. u32 flags;
  197. u32 timer_help;
  198. u32 hi_expected;
  200. struct hdlc_device_struct hdlc;
  201. int usecount;
  202. };
  204. /* GLOBAL registers definitions */
  205. #define GCMDR   0x00
  206. #define GSTAR   0x04
  207. #define GMODE   0x08
  208. #define IQLENR0 0x0C
  209. #define IQLENR1 0x10
  210. #define IQRX0   0x14
  211. #define IQTX0   0x24
  212. #define IQCFG   0x3c
  213. #define FIFOCR1 0x44
  214. #define FIFOCR2 0x48
  215. #define FIFOCR3 0x4c
  216. #define FIFOCR4 0x34
  217. #define CH0CFG  0x50
  218. #define CH0BRDA 0x54
  219. #define CH0BTDA 0x58
  221. /* SCC registers definitions */
  222. #define SCC_START 0x0100
  223. #define SCC_OFFSET      0x80
  224. #define CMDR    0x00
  225. #define STAR    0x04
  226. #define CCR0    0x08
  227. #define CCR1    0x0c
  228. #define CCR2    0x10
  229. #define BRR     0x2C
  230. #define RLCR    0x40
  231. #define IMR     0x54
  232. #define ISR     0x58
  234. /* Bit masks */
  235. #define IntRxScc0       0x10000000
  236. #define IntTxScc0       0x01000000
  238. #define TxPollCmd 0x00000400
  239. #define RxActivate 0x08000000
  240. #define MTFi 0x04000000
  241. #define Rdr 0x00400000
  242. #define Rdt 0x00200000
  243. #define Idr 0x00100000
  244. #define Idt 0x00080000
  245. #define TxSccRes       0x01000000
  246. #define RxSccRes       0x00010000
  247. #define TxSizeMax 0x1ffc
  248. #define RxSizeMax 0x1ffc
  250. #define Ccr0ClockMask 0x0000003f
  251. #define Ccr1LoopMask 0x00000200
  252. #define BrrExpMask 0x00000f00
  253. #define BrrMultMask 0x0000003f
  254. #define EncodingMask 0x00700000
  255. #define Hold 0x40000000
  256. #define SccBusy 0x10000000
  257. #define FrameOk (FrameVfr | FrameCrc)
  258. #define FrameVfr 0x80
  259. #define FrameRdo 0x40
  260. #define FrameCrc 0x20
  261. #define FrameAborted 0x00000200
  262. #define FrameEnd 0x80000000
  263. #define DataComplete 0x40000000
  264. #define LengthCheck 0x00008000
  265. #define SccEvt 0x02000000
  266. #define NoAck 0x00000200
  267. #define Action 0x00000001
  268. #define HiDesc 0x20000000
  270. /* SCC events */
  271. #define RxEvt 0xf0000000
  272. #define TxEvt 0x0f000000
  273. #define Alls 0x00040000
  274. #define Xdu 0x00010000
  275. #define Xmr 0x00002000
  276. #define Xpr 0x00001000
  277. #define Rdo 0x00000080
  278. #define Rfs 0x00000040
  279. #define Rfo 0x00000002
  280. #define Flex 0x00000001
  282. /* DMA core events */
  283. #define Cfg 0x00200000
  284. #define Hi 0x00040000
  285. #define Fi 0x00020000
  286. #define Err 0x00010000
  287. #define Arf 0x00000002
  288. #define ArAck 0x00000001
  290. /* Misc */
  291. #define NeedIDR 0x00000001
  292. #define NeedIDT 0x00000002
  293. #define RdoSet 0x00000004
  295. /* Functions prototypes */
  296. static __inline__ void dscc4_rx_irq(struct dscc4_pci_priv *, struct net_device *);
  297. static __inline__ void dscc4_tx_irq(struct dscc4_pci_priv *, struct net_device *);
  298. static int dscc4_found1(struct pci_dev *, unsigned long ioaddr);
  299. static int dscc4_init_one(struct pci_dev *, const struct pci_device_id *ent);
  300. static int dscc4_open(struct net_device *);
  301. static int dscc4_start_xmit(struct sk_buff *, struct net_device *);
  302. static int dscc4_close(struct net_device *);
  303. static int dscc4_ioctl(struct net_device *dev, struct ifreq *rq, int cmd);
  304. static int dscc4_change_mtu(struct net_device *dev, int mtu);
  305. static int dscc4_init_ring(struct net_device *);
  306. static void dscc4_release_ring(struct dscc4_dev_priv *);
  307. static void dscc4_timer(unsigned long);
  308. static void dscc4_tx_timeout(struct net_device *);
  309. static void dscc4_irq(int irq, void *dev_id, struct pt_regs *ptregs);
  310. static struct net_device_stats *dscc4_get_stats(struct net_device *);
  311. static int dscc4_attach_hdlc_device(struct net_device *);
  312. static void dscc4_unattach_hdlc_device(struct net_device *);
  313. static int dscc4_hdlc_open(struct hdlc_device_struct *);
  314. static void dscc4_hdlc_close(struct hdlc_device_struct *);
  315. static int dscc4_hdlc_ioctl(struct hdlc_device_struct *, struct ifreq *, int);
  316. static int dscc4_hdlc_xmit(hdlc_device *, struct sk_buff *);
  317. #ifdef EXPERIMENTAL_POLLING
  318. static int dscc4_tx_poll(struct dscc4_dev_priv *, struct net_device *);
  319. #endif
  321. void inline reset_TxFD(struct TxFD *tx_fd) {
  322. /* FIXME: test with the last arg (size specification) = 0 */
  323. tx_fd->state = FrameEnd | Hold | 0x00100000;
  324. tx_fd->complete = 0x00000000;
  325. }
  327. void inline dscc4_release_ring_skbuff(struct sk_buff **p, int n)
  328. {
  329. for(; n > 0; n--) {
  330. if (*p)
  331. dev_kfree_skb(*p);
  332. p++;
  333. }
  334. }
  336. static void dscc4_release_ring(struct dscc4_dev_priv *dpriv)
  337. {
  338. struct pci_dev *pdev = dpriv->pci_priv->pdev;
  340. pci_free_consistent(pdev, TX_RING_SIZE*sizeof(struct TxFD),
  341.     dpriv->tx_fd, dpriv->tx_fd_dma);
  342. pci_free_consistent(pdev, RX_RING_SIZE*sizeof(struct RxFD),
  343.     dpriv->rx_fd, dpriv->rx_fd_dma);
  344. dscc4_release_ring_skbuff(dpriv->tx_skbuff, TX_RING_SIZE);
  345. dscc4_release_ring_skbuff(dpriv->rx_skbuff, RX_RING_SIZE);
  346. }
  348. void inline try_get_rx_skb(struct dscc4_dev_priv *priv, int cur, struct net_device *dev)
  349. {
  350. struct sk_buff *skb;
  352. skb = dev_alloc_skb(RX_MAX(HDLC_MAX_MRU+2));
  353. priv->rx_skbuff[cur] = skb;
  354. if (!skb) {
  355. priv->rx_fd[cur--].data = (u32) NULL;
  356. priv->rx_fd[cur%RX_RING_SIZE].state1 |= Hold;
  357. priv->rx_needs_refill++;
  358. return;
  359. }
  360. skb->dev = dev;
  361. skb->protocol = htons(ETH_P_IP);
  362. skb->mac.raw = skb->data;
  363. priv->rx_fd[cur].data = pci_map_single(priv->pci_priv->pdev, skb->data,
  364.        skb->len, PCI_DMA_FROMDEVICE);
  365. }
  367. /*
  368.  * IRQ/thread/whatever safe
  369.  */
  370. static int dscc4_wait_ack_cec(u32 ioaddr, struct net_device *dev, char *msg)
  371. {
  372. s16 i = 0;
  374. while (readl(ioaddr + STAR) & SccBusy) {
  375. if (i++ < 0)  {
  376. printk(KERN_ERR "%s: %s timeoutn", dev->name, msg);
  377. return -1;
  378. }
  379. }
  380. printk(KERN_DEBUG "%s: %s ack (%d try)n", dev->name, msg, i);
  381. return 0;
  382. }
  384. static int dscc4_do_action(struct net_device *dev, char *msg)
  385. {
  386. unsigned long ioaddr = dev->base_addr;
  387. u32 state;
  388. s16 i;
  390. writel(Action, ioaddr + GCMDR);
  391. ioaddr += GSTAR;
  392. for (i = 0; i >= 0; i++) {
  393. state = readl(ioaddr);
  394. if (state & Arf) {
  395. printk(KERN_ERR "%s: %s failedn", dev->name, msg);
  396. writel(Arf, ioaddr);
  397. return -1;
  398. } else if (state & ArAck) {
  399. printk(KERN_DEBUG "%s: %s ack (%d try)n",
  400.        dev->name, msg, i);
  401. writel(ArAck, ioaddr);
  402. return 0;
  403. }
  404. }
  405. printk(KERN_ERR "%s: %s timeoutn", dev->name, msg);
  406. return -1;
  407. }
  409. static __inline__ int dscc4_xpr_ack(struct dscc4_dev_priv *dpriv)
  410. {
  411. int cur;
  412. s16 i;
  414. cur = dpriv->iqtx_current%IRQ_RING_SIZE;
  415. for (i = 0; i >= 0; i++) {
  416. if (!(dpriv->flags & (NeedIDR | NeedIDT)) ||
  417.     (dpriv->iqtx[cur] & Xpr))
  418. return 0;
  419. }
  420. printk(KERN_ERR "%s: %s timeoutn", "dscc4", "XPR");
  421. return -1;
  422. }
  424. static __inline__ void dscc4_rx_skb(struct dscc4_dev_priv *dpriv, int cur,
  425. struct RxFD *rx_fd, struct net_device *dev)
  426. {
  427. struct pci_dev *pdev = dpriv->pci_priv->pdev;
  428. struct sk_buff *skb;
  429. int pkt_len;
  431. skb = dpriv->rx_skbuff[cur];
  432. pkt_len = TO_SIZE(rx_fd->state2) - 1;
  433. pci_dma_sync_single(pdev, rx_fd->data, pkt_len + 1, PCI_DMA_FROMDEVICE);
  434. if((skb->data[pkt_len] & FrameOk) == FrameOk) {
  435. pci_unmap_single(pdev, rx_fd->data, skb->len, PCI_DMA_FROMDEVICE);
  436. dpriv->stats.rx_packets++;
  437. dpriv->stats.rx_bytes += pkt_len;
  438. skb->tail += pkt_len;
  439. skb->len = pkt_len;
  440.         if (netif_running(hdlc_to_dev(&dpriv->hdlc)))
  441. hdlc_netif_rx(&dpriv->hdlc, skb);
  442. else
  443. netif_rx(skb);
  444. try_get_rx_skb(dpriv, cur, dev);
  445. } else {
  446. if(skb->data[pkt_len] & FrameRdo)
  447. dpriv->stats.rx_fifo_errors++;
  448. else if(!(skb->data[pkt_len] | ~FrameCrc))
  449. dpriv->stats.rx_crc_errors++;
  450. else if(!(skb->data[pkt_len] | ~FrameVfr))
  451. dpriv->stats.rx_length_errors++;
  452. else
  453. dpriv->stats.rx_errors++;
  454. }
  455. rx_fd->state1 |= Hold;
  456. rx_fd->state2 = 0x00000000;
  457. rx_fd->end = 0xbabeface;
  458. if (!rx_fd->data)
  459. return;
  460. rx_fd--;
  461. if (!cur)
  462. rx_fd += RX_RING_SIZE;
  463. rx_fd->state1 &= ~Hold;
  464. }
  466. static int __init dscc4_init_one (struct pci_dev *pdev,
  467.   const struct pci_device_id *ent)
  468. {
  469. struct dscc4_pci_priv *priv;
  470. struct dscc4_dev_priv *dpriv;
  471. int i;
  472. static int cards_found = 0;
  473. unsigned long ioaddr;
  475. printk(KERN_DEBUG "%s", version);
  477. if (pci_enable_device(pdev))
  478. goto err_out;
  479. if (!request_mem_region(pci_resource_start(pdev, 0),
  480.                  pci_resource_len(pdev, 0), "registers")) {
  481.         printk (KERN_ERR "dscc4: can't reserve MMIO region (regs)n");
  482.         goto err_out;
  483. }
  484. if (!request_mem_region(pci_resource_start(pdev, 1),
  485.                         pci_resource_len(pdev, 1), "LBI interface")) {
  486.         printk (KERN_ERR "dscc4: can't reserve MMIO region (lbi)n");
  487.         goto err_out_free_mmio_region0;
  488. }
  489. ioaddr = (unsigned long)ioremap(pci_resource_start(pdev, 0),
  490. pci_resource_len(pdev, 0));
  491. if (!ioaddr) {
  492. printk(KERN_ERR "dscc4: cannot remap MMIO region %lx @ %lxn",
  493.                 pci_resource_len(pdev, 0), pci_resource_start(pdev, 0));
  494. goto err_out_free_mmio_region;
  495. }
  496. printk(KERN_DEBUG "Siemens DSCC4, MMIO at %#lx (regs), %#lx (lbi), IRQ %d.n",
  497.         pci_resource_start(pdev, 0),
  498.         pci_resource_start(pdev, 1), pdev->irq);
  500. /* High PCI latency useless. Cf app. note. */
  501. pci_write_config_byte(pdev, PCI_LATENCY_TIMER, 0x10);
  502. pci_set_master(pdev);
  504. if (dscc4_found1(pdev, ioaddr))
  505.         goto err_out_iounmap;
  507. priv = (struct dscc4_pci_priv *)pci_get_drvdata(pdev);
  509. if (request_irq(pdev->irq, &dscc4_irq, SA_SHIRQ, "dscc4", priv->root)) {
  510. printk(KERN_WARNING "dscc4: IRQ %d is busyn", pdev->irq);
  511. goto err_out_iounmap;
  512. }
  513. priv->pdev = pdev;
  515. /* power up/little endian/dma core controlled via hold bit */
  516. writel(0x00000000, ioaddr + GMODE);
  517. /* Shared interrupt queue */
  518. {
  519. u32 bits;
  521. bits = (IRQ_RING_SIZE >> 5) - 1;
  522. bits |= bits << 4;
  523. bits |= bits << 8;
  524. bits |= bits << 16;
  525. writel(bits, ioaddr + IQLENR0);
  526. }
  527. /* Global interrupt queue */
  528. writel((u32)(((IRQ_RING_SIZE >> 5) - 1) << 20), ioaddr + IQLENR1);
  529. priv->iqcfg = (u32 *) pci_alloc_consistent(pdev,
  530. IRQ_RING_SIZE*sizeof(u32), &priv->iqcfg_dma);
  531. if (!priv->iqcfg)
  532. goto err_out_free_irq;
  533. writel(priv->iqcfg_dma, ioaddr + IQCFG);
  535. /* 
  536.  * SCC 0-3 private rx/tx irq structures 
  537.  * IQRX/TXi needs to be set soon. Learned it the hard way...
  538.  */
  539. for(i = 0; i < dev_per_card; i++) {
  540. dpriv = (struct dscc4_dev_priv *)(priv->root + i)->priv;
  541. dpriv->iqtx = (u32 *) pci_alloc_consistent(pdev,
  542. IRQ_RING_SIZE*sizeof(u32), &dpriv->iqtx_dma);
  543. if (!dpriv->iqtx)
  544. goto err_out_free_iqtx;
  545. writel(dpriv->iqtx_dma, ioaddr + IQTX0 + i*4);
  546. }
  547. for(i = 0; i < dev_per_card; i++) {
  548. dpriv = (struct dscc4_dev_priv *)(priv->root + i)->priv;
  549. dpriv->iqrx = (u32 *) pci_alloc_consistent(pdev,
  550. IRQ_RING_SIZE*sizeof(u32), &dpriv->iqrx_dma);
  551. if (!dpriv->iqrx)
  552. goto err_out_free_iqrx;
  553. writel(dpriv->iqrx_dma, ioaddr + IQRX0 + i*4);
  554. }
  556. /* 
  557.  * Cf application hint. Beware of hard-lock condition on 
  558.  * threshold .
  559.  */
  560. writel(0x42104000, ioaddr + FIFOCR1);
  561. //writel(0x9ce69800, ioaddr + FIFOCR2);
  562. writel(0xdef6d800, ioaddr + FIFOCR2);
  563. //writel(0x11111111, ioaddr + FIFOCR4);
  564. writel(0x18181818, ioaddr + FIFOCR4);
  565. // FIXME: should depend on the chipset revision
  566. writel(0x0000000e, ioaddr + FIFOCR3);
  568. writel(0xff200001, ioaddr + GCMDR);
  570. cards_found++;
  571. return 0;
  573. err_out_free_iqrx:
  574. while (--i >= 0) {
  575. dpriv = (struct dscc4_dev_priv *)(priv->root + i)->priv;
  576. pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), 
  577.     dpriv->iqrx, dpriv->iqrx_dma);
  578. }
  579. i = dev_per_card;
  580. err_out_free_iqtx:
  581. while (--i >= 0) {
  582. dpriv = (struct dscc4_dev_priv *)(priv->root + i)->priv;
  583. pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), 
  584.     dpriv->iqtx, dpriv->iqtx_dma);
  585. }
  586. pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), priv->iqcfg, 
  587.     priv->iqcfg_dma);
  588. err_out_free_irq:
  589. free_irq(pdev->irq, priv->root);
  590. err_out_iounmap:
  591. iounmap ((void *)ioaddr);
  592. err_out_free_mmio_region:
  593. release_mem_region(pci_resource_start(pdev, 1),
  594.    pci_resource_len(pdev, 1));
  595. err_out_free_mmio_region0:
  596. release_mem_region(pci_resource_start(pdev, 0),
  597.    pci_resource_len(pdev, 0));
  598. err_out:
  599. return -ENODEV;
  600. };
  602. static int dscc4_found1(struct pci_dev *pdev, unsigned long ioaddr)
  603. {
  604. struct dscc4_pci_priv *ppriv;
  605. struct dscc4_dev_priv *dpriv;
  606. struct net_device *dev;
  607. int i = 0;
  609. dpriv = (struct dscc4_dev_priv *)
  610. kmalloc(dev_per_card*sizeof(struct dscc4_dev_priv), GFP_KERNEL);
  611. if (!dpriv) {
  612. printk(KERN_ERR "dscc4: can't allocate datan");
  613. goto err_out;
  614. }
  615. memset(dpriv, 0, dev_per_card*sizeof(struct dscc4_dev_priv));
  617. dev = (struct net_device *)
  618.       kmalloc(dev_per_card*sizeof(struct net_device), GFP_KERNEL);
  619. if (!dev) {
  620. printk(KERN_ERR "dscc4: can't allocate net_devicen");
  621. goto err_dealloc_priv;
  622. }
  623. memset(dev, 0, dev_per_card*sizeof(struct net_device));
  625. ppriv = (struct dscc4_pci_priv *)
  626. kmalloc(sizeof(struct dscc4_pci_priv), GFP_KERNEL);
  627. if (!ppriv) {
  628. printk(KERN_ERR "dscc4: can't allocate pci private data.n");
  629. goto err_dealloc_dev;
  630. }
  631. memset(ppriv, 0, sizeof(struct dscc4_pci_priv));
  633. for (i = 0; i < dev_per_card; i++) {
  634. struct dscc4_dev_priv *p;
  635. struct net_device *d;
  637.         d = dev + i;
  638.         d->base_addr = ioaddr;
  639. d->init = NULL;
  640.         d->irq = pdev->irq;
  641. /* The card adds the crc */
  642. d->type = ARPHRD_RAWHDLC;
  643.         d->open = dscc4_open;
  644.         d->stop = dscc4_close;
  645.         d->hard_start_xmit = dscc4_start_xmit;
  646. d->set_multicast_list = NULL;
  647.         d->do_ioctl = dscc4_ioctl;
  648. d->get_stats = dscc4_get_stats;
  649. d->change_mtu = dscc4_change_mtu;
  650.         d->mtu = HDLC_MAX_MTU;
  651.         d->flags = IFF_MULTICAST|IFF_POINTOPOINT|IFF_NOARP;
  652. d->tx_timeout = dscc4_tx_timeout;
  653. d->watchdog_timeo = TX_TIMEOUT;
  655. p = dpriv + i;
  656. p->dev_id = i;
  657. p->pci_priv = ppriv;
  658. spin_lock_init(&p->lock);
  659. d->priv = p;
  661. if (dev_alloc_name(d, "scc%d")<0) {
  662. printk(KERN_ERR "dev_alloc_name failed for scc.n");
  663. goto err_dealloc_dev;
  664. }
  665.         if (register_netdev(d)) {
  666. printk(KERN_ERR "%s: register_netdev != 0.n", d->name);
  667. goto err_dealloc_dev;
  668.         }
  669. dscc4_attach_hdlc_device(d);
  670. SET_MODULE_OWNER(d);
  671. }
  672. ppriv->root = dev;
  673. ppriv->pdev = pdev;
  674. spin_lock_init(&ppriv->lock);
  675. pci_set_drvdata(pdev, ppriv);
  676. return 0;
  678. err_dealloc_dev:
  679. while (--i >= 0)
  680. unregister_netdev(dev + i);
  681. kfree(dev);
  682. err_dealloc_priv:
  683. kfree(dpriv);
  684. err_out:
  685. return -1;
  686. };
  688. static void dscc4_timer(unsigned long data)
  689. {
  690. struct net_device *dev = (struct net_device *)data;
  691. struct dscc4_dev_priv *dpriv;
  692. struct dscc4_pci_priv *ppriv;
  694. dpriv = dev->priv;
  695. if (netif_queue_stopped(dev) && 
  696.    ((jiffies - dev->trans_start) > TX_TIMEOUT)) {
  697. ppriv = dpriv->pci_priv;
  698. if (dpriv->iqtx[dpriv->iqtx_current%IRQ_RING_SIZE]) {
  699. u32 flags;
  701. printk(KERN_DEBUG "%s: pending eventsn", dev->name);
  702. dev->trans_start = jiffies;
  703. spin_lock_irqsave(&ppriv->lock, flags);
  704. dscc4_tx_irq(ppriv, dev);
  705. spin_unlock_irqrestore(&ppriv->lock, flags);
  706. } else {
  707. struct TxFD *tx_fd;
  708. struct sk_buff *skb;
  709. int i,j;
  711. printk(KERN_DEBUG "%s: missing eventsn", dev->name);
  712. i = dpriv->tx_dirty%TX_RING_SIZE; 
  713. j = dpriv->tx_current - dpriv->tx_dirty;
  714. dpriv->stats.tx_dropped += j;
  715. while(j--) {
  716. skb = dpriv->tx_skbuff[i];
  717. tx_fd = dpriv->tx_fd + i;
  718. if (skb) {
  719. dpriv->tx_skbuff[i] = NULL;
  720. pci_unmap_single(ppriv->pdev, tx_fd->data, skb->len,
  721.    PCI_DMA_TODEVICE);
  722. dev_kfree_skb_irq(skb);
  723. } else 
  724. printk(KERN_INFO "%s: hardware on drugs!n", dev->name);
  725. tx_fd->data = 0; /* DEBUG */
  726. tx_fd->complete &= ~DataComplete;
  727. i++;
  728. i %= TX_RING_SIZE; 
  729. }
  730. dpriv->tx_dirty = dpriv->tx_current;
  731. dev->trans_start = jiffies;
  732. netif_wake_queue(dev);
  733. printk(KERN_DEBUG "%s: re-enabledn", dev->name);
  734. }
  735. }
  736.         dpriv->timer.expires = jiffies + TX_TIMEOUT;
  737.         add_timer(&dpriv->timer);
  738. }
  740. static void dscc4_tx_timeout(struct net_device *dev)
  741. {
  742. /* FIXME: something is missing there */
  743. };
  745. static int dscc4_open(struct net_device *dev)
  746. {
  747. struct dscc4_dev_priv *dpriv = (struct dscc4_dev_priv *)dev->priv;
  748. struct dscc4_pci_priv *ppriv;
  749. u32 ioaddr = 0;
  751. MOD_INC_USE_COUNT;
  753. ppriv = dpriv->pci_priv;
  755. if (dscc4_init_ring(dev))
  756. goto err_out;
  758. ioaddr = dev->base_addr + SCC_REG_START(dpriv->dev_id);
  760. /* FIXME: VIS */
  761. writel(readl(ioaddr + CCR0) | 0x80001000, ioaddr + CCR0);
  763. writel(LengthCheck | (HDLC_MAX_MRU >> 5), ioaddr + RLCR);
  765. /* no address recognition/crc-CCITT/cts enabled */
  766. writel(readl(ioaddr + CCR1) | 0x021c8000, ioaddr + CCR1);
  768. /* Ccr2.Rac = 0 */
  769. writel(0x00050008 & ~RxActivate, ioaddr + CCR2);
  771. #ifdef EXPERIMENTAL_POLLING
  772. writel(0xfffeef7f, ioaddr + IMR); /* Interrupt mask */
  773. #else
  774. /* Don't mask RDO. Ever. */
  775. //writel(0xfffaef7f, ioaddr + IMR); /* Interrupt mask */
  776. writel(0xfffaef7e, ioaddr + IMR); /* Interrupt mask */
  777. #endif
  778. /* IDT+IDR during XPR */
  779. dpriv->flags = NeedIDR | NeedIDT;
  781. /*
  782.  * The following is a bit paranoid...
  783.  *
  784.  * NB: the datasheet "...CEC will stay active if the SCC is in
  785.  * power-down mode or..." and CCR2.RAC = 1 are two different
  786.  * situations.
  787.  */
  788. if (readl(ioaddr + STAR) & SccBusy) {
  789. printk(KERN_ERR "%s busy. Try latern", dev->name);
  790. goto err_free_ring;
  791. }
  792. writel(TxSccRes | RxSccRes, ioaddr + CMDR);
  794. /* ... the following isn't */
  795. if (dscc4_wait_ack_cec(ioaddr, dev, "Cec"))
  796. goto err_free_ring;
  798. /* 
  799.  * I would expect XPR near CE completion (before ? after ?).
  800.  * At worst, this code won't see a late XPR and people
  801.  * will have to re-issue an ifconfig (this is harmless). 
  802.  * WARNING, a really missing XPR usually means a hardware 
  803.  * reset is needed. Suggestions anyone ?
  804.  */
  805. if (dscc4_xpr_ack(dpriv))
  806. goto err_free_ring;
  808. netif_start_queue(dev);
  810.         init_timer(&dpriv->timer);
  811.         dpriv->timer.expires = jiffies + 10*HZ;
  812.         dpriv->timer.data = (unsigned long)dev;
  813.         dpriv->timer.function = &dscc4_timer;
  814.         add_timer(&dpriv->timer);
  815. netif_carrier_on(dev);
  817. return 0;
  819. err_free_ring:
  820. dscc4_release_ring(dpriv);
  821. err_out:
  822. MOD_DEC_USE_COUNT;
  823. return -EAGAIN;
  824. }
  826. #ifdef EXPERIMENTAL_POLLING
  827. static int dscc4_tx_poll(struct dscc4_dev_priv *dpriv, struct net_device *dev)
  828. {
  829. /* FIXME: it's gonna be easy (TM), for sure */
  830. }
  831. #endif /* EXPERIMENTAL_POLLING */
  833. static int dscc4_start_xmit(struct sk_buff *skb, struct net_device *dev)
  834. {
  835. struct dscc4_dev_priv *dpriv = dev->priv;
  836. struct dscc4_pci_priv *ppriv;
  837. struct TxFD *tx_fd;
  838. int cur, next;
  840. ppriv = dpriv->pci_priv;
  841. cur = dpriv->tx_current++%TX_RING_SIZE;
  842. next = dpriv->tx_current%TX_RING_SIZE;
  843. dpriv->tx_skbuff[next] = skb;
  844. tx_fd = dpriv->tx_fd + next;
  845. tx_fd->state = FrameEnd | Hold | TO_STATE(skb->len & TxSizeMax);
  846. tx_fd->data = pci_map_single(ppriv->pdev, skb->data, skb->len,
  847.      PCI_DMA_TODEVICE);
  848. tx_fd->complete = 0x00000000;
  849. mb(); // FIXME: suppress ?
  851. #ifdef EXPERIMENTAL_POLLING
  852. spin_lock(&dpriv->lock);
  853. while(dscc4_tx_poll(dpriv, dev));
  854. spin_unlock(&dpriv->lock);
  855. #endif
  856. /*
  857.  * I know there's a window for a race in the following lines but
  858.  * dscc4_timer will take good care of it. The chipset eats events
  859.  * (especially the net_dev re-enabling ones) thus there is no
  860.  * reason to try and be smart.
  861.  */
  862. if ((dpriv->tx_dirty + 16) < dpriv->tx_current) {
  863. netif_stop_queue(dev);
  864. dpriv->hi_expected = 2;
  865. }
  866. tx_fd = dpriv->tx_fd + cur;
  867. tx_fd->state &= ~Hold;
  868. mb(); // FIXME: suppress ?
  870. /* 
  871.  * One may avoid some pci transactions during intense TX periods.
  872.  * Not sure it's worth the pain...
  873.  */
  874. writel((TxPollCmd << dpriv->dev_id) | NoAck, dev->base_addr + GCMDR);
  875. dev->trans_start = jiffies;
  876. return 0;
  877. }
  879. static int dscc4_close(struct net_device *dev)
  880. {
  881. struct dscc4_dev_priv *dpriv = (struct dscc4_dev_priv *)dev->priv;
  882. u32 ioaddr = dev->base_addr;
  883. int dev_id;
  885. del_timer_sync(&dpriv->timer);
  886. netif_stop_queue(dev);
  888. dev_id = dpriv->dev_id;
  890. writel(0x00050000, ioaddr + SCC_REG_START(dev_id) + CCR2);
  891. writel(MTFi|Rdr|Rdt, ioaddr + CH0CFG + dev_id*0x0c); /* Reset Rx/Tx */
  892. writel(0x00000001, ioaddr + GCMDR);
  894. dscc4_release_ring(dpriv);
  896. MOD_DEC_USE_COUNT;
  897. return 0;
  898. }
  900. static int dscc4_set_clock(struct net_device *dev, u32 *bps, u32 *state)
  901. {
  902. struct dscc4_dev_priv *dpriv = (struct dscc4_dev_priv *)dev->priv;
  903. u32 brr;
  905. *state &= ~Ccr0ClockMask;
  906. if (*bps) { /* DCE */
  907. u32 n = 0, m = 0, divider;
  908. int xtal;
  910. xtal = dpriv->pci_priv->xtal_hz;
  911. if (!xtal)
  912. return -1;
  913. divider = xtal / *bps;
  914. if (divider > BRR_DIVIDER_MAX) {
  915. divider >>= 4;
  916. *state |= 0x00000036; /* Clock mode 6b (BRG/16) */
  917. } else
  918. *state |= 0x00000037; /* Clock mode 7b (BRG) */
  919. if (divider >> 22) {
  920. n = 63;
  921. m = 15;
  922. } else if (divider) {
  923. /* Extraction of the 6 highest weighted bits */
  924. m = 0;
  925. while (0xffffffc0 & divider) {
  926. m++;
  927. divider >>= 1;
  928. }
  929. n = divider;
  930. }
  931. brr = (m << 8) | n;
  932. divider = n << m;
  933. if (!(*state & 0x00000001)) /* Clock mode 6b */
  934. divider <<= 4;
  935. *bps = xtal / divider;
  936. } else { /* DTE */
  937. /* 
  938.  * "state" already reflects Clock mode 0a. 
  939.  * Nothing more to be done 
  940.  */
  941. brr = 0;
  942. }
  943. writel(brr, dev->base_addr + BRR + SCC_REG_START(dpriv->dev_id));
  945. return 0;
  946. }
  948. #ifdef LATER_PLEASE
  949. /*
  950.  * -*- [RFC] Configuring Synchronous Interfaces in Linux -*-
  951.  */
  953. // FIXME: MEDIA already defined in linux/hdlc.h
  954. #define HDLC_MEDIA_V35 0
  955. #define HDLC_MEDIA_RS232 1
  956. #define HDLC_MEDIA_X21 2
  957. #define HDLC_MEDIA_E1 3
  958. #define HDLC_MEDIA_HSSI 4
  960. #define HDLC_CODING_NRZ 0
  961. #define HDLC_CODING_NRZI 1
  962. #define HDLC_CODING_FM0 2
  963. #define HDLC_CODING_FM1 3
  964. #define HDLC_CODING_MANCHESTER 4
  966. #define HDLC_CRC_NONE 0
  967. #define HDLC_CRC_16 1
  968. #define HDLC_CRC_32 2
  969. #define HDLC_CRC_CCITT 3
  971. /* RFC: add the crc reset value ? */
  972. struct hdlc_physical {
  973. u8 media;
  974. u8 coding;
  975. u32 rate;
  976. u8 crc;
  977. u8 crc_siz; /* 2 or 4 bytes */
  978. u8 shared_flags; /* Discouraged on the DSCC4 */
  979. };
  981. // FIXME: PROTO already defined in linux/hdlc.h
  982. #define HDLC_PROTO_RAW 0
  983. #define HDLC_PROTO_FR 1
  984. #define HDLC_PROTO_X25 2
  985. #define HDLC_PROTO_PPP 3
  986. #define HDLC_PROTO_CHDLC 4
  988. struct hdlc_protocol {
  989. u8 proto; 
  991. union {
  992. } u;
  993. };
  995. struct screq {
  996. u16 media_group;
  998. union {
  999. struct hdlc_physical hdlc_phy;
  1000. struct hdlc_protocol hdlc_proto;
  1001. } u;
  1002. };
  1004. // FIXME: go sub-module 
  1005. static struct {
  1006. u16 coding;
  1007. u16 bits;
  1008. } map[] = {
  1009. {HDLC_CODING_NRZ, 0x00},
  1010. {HDLC_CODING_NRZI, 0x20},
  1011. {HDLC_CODING_FM0, 0x40},
  1012. {HDLC_CODING_FM1, 0x50},
  1013. {HDLC_CODING_MANCHESTER, 0x60},
  1014. {65535, 0x00}
  1015. };
  1016. #endif /* LATER_PLEASE */
  1018. static int dscc4_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
  1019. {
  1020. struct dscc4_dev_priv *dpriv = dev->priv;
  1021. u32 state, ioaddr;
  1023.         if (dev->flags & IFF_UP)
  1024.                 return -EBUSY;
  1026. switch (cmd) {
  1027. /* Set built-in quartz frequency */
  1028. case SIOCDEVPRIVATE: {
  1029. u32 hz;
  1031. hz = ifr->ifr_ifru.ifru_ivalue;
  1032. if (hz >= 33000000) /* 33 MHz */
  1033. return -EOPNOTSUPP;
  1034. dpriv->pci_priv->xtal_hz = hz;
  1035. return 0;
  1036. }
  1037. /* Set/unset loopback */
  1038. case SIOCDEVPRIVATE+1: {
  1039. u32 flags;
  1041. ioaddr = dev->base_addr + CCR1 +
  1042.  SCC_REG_START(dpriv->dev_id);
  1043. state = readl(ioaddr);
  1044. flags = ifr->ifr_ifru.ifru_ivalue;
  1045. if (flags & 0x00000001) {
  1046. printk(KERN_DEBUG "%s: loopbackn", dev->name);
  1047. state |= 0x00000100;
  1048. } else {
  1049. printk(KERN_DEBUG "%s: normaln", dev->name);
  1050. state &= ~0x00000100;
  1051. }
  1052. writel(state, ioaddr);
  1053. return 0;
  1054. }
  1056. #ifdef LATER_PLEASE
  1057. case SIOCDEVPRIVATE+2: {
  1058. {
  1059. struct screq scr;
  1061. err = copy_from_user(&scr, ifr->ifr_ifru.ifru_data, sizeof(struct screq));
  1062. if (err)
  1063. return err;
  1064. do {
  1065. if (scr.u.hdlc_phy.coding == map[i].coding)
  1066. break;
  1067. } while (map[++i].coding != 65535);
  1068. if (!map[i].coding)
  1069. return -EOPNOTSUPP;
  1071. ioaddr = dev->base_addr + CCR0 +
  1072.  SCC_REG_START(dpriv->dev_id);
  1073. state = readl(ioaddr) & ~EncodingMask;
  1074. state |= (u32)map[i].bits << 16;
  1075. writel(state, ioaddr);
  1076. printk("state: %08xn", state); /* DEBUG */
  1077. return 0;
  1078. }
  1079. case SIOCDEVPRIVATE+3: {
  1080. struct screq *scr = (struct screq *)ifr->ifr_ifru.ifru_data;
  1082. ioaddr = dev->base_addr + CCR0 +
  1083.  SCC_REG_START(dpriv->dev_id);
  1084. state = (readl(ioaddr) & EncodingMask) >> 16;
  1085. do {
  1086. if (state == map[i].bits)
  1087. break;
  1088. } while (map[++i].coding);
  1089. return put_user(map[i].coding, (u16 *)scr->u.hdlc_phy.coding);
  1090. }
  1091. #endif /* LATER_PLEASE */
  1093. case HDLCSCLOCKRATE:
  1094. {
  1095. u32 state, bps;
  1096.  
  1097. bps = ifr->ifr_ifru.ifru_ivalue;
  1098. ioaddr = dev->base_addr + CCR0 +
  1099.  SCC_REG_START(dpriv->dev_id);
  1100. state = readl(ioaddr);
  1101. if(dscc4_set_clock(dev, &bps, &state) < 0)
  1102. return -EOPNOTSUPP;
  1103. if (bps) { /* DCE */
  1104. printk(KERN_DEBUG "%s: generated RxClk (DCE)n",
  1105.        dev->name);
  1106. ifr->ifr_ifru.ifru_ivalue = bps;
  1107. } else { /* DTE */
  1108. state = 0x80001000;
  1109. printk(KERN_DEBUG "%s: external RxClk (DTE)n",
  1110.        dev->name);
  1111. }
  1112. writel(state, ioaddr);
  1113. return 0;
  1114. }
  1115. case HDLCGCLOCKRATE: {
  1116. u32 brr;
  1117. int bps;
  1119. brr = readl(dev->base_addr + BRR + 
  1120.     SCC_REG_START(dpriv->dev_id));
  1121. bps = dpriv->pci_priv->xtal_hz >> (brr >> 8);
  1122. bps /= (brr & 0x3f) + 1;
  1123. ifr->ifr_ifru.ifru_ivalue = bps;
  1124. return 0;
  1125. }
  1127. default:
  1128. return -EOPNOTSUPP;
  1129. }
  1130. }
  1132. static int dscc4_change_mtu(struct net_device *dev, int mtu)
  1133. {
  1134. /* FIXME: chainsaw coded... */
  1135. if ((mtu <= 3) || (mtu > 65531))
  1136. return -EINVAL;
  1137.         if(dev->flags & IFF_UP)
  1138.                 return -EBUSY;
  1139. dev->mtu = mtu;
  1140.         return(0);
  1141. }
  1143. static void dscc4_irq(int irq, void *dev_instance, struct pt_regs *ptregs)
  1144. {
  1145. struct net_device *dev = dev_instance;
  1146. struct dscc4_pci_priv *priv;
  1147. u32 ioaddr, state;
  1148. unsigned long flags;
  1149. int i;
  1151. priv = ((struct dscc4_dev_priv *)dev->priv)->pci_priv;
  1152. /* 
  1153.  * FIXME: shorten the protected area (set some bit telling we're
  1154.  * in an interrupt or increment some work-to-do counter etc...)
  1155.  */
  1156. spin_lock_irqsave(&priv->lock, flags);
  1158. ioaddr = dev->base_addr;
  1160. state = readl(ioaddr + GSTAR);
  1161. if (!state)
  1162. goto out;
  1163. writel(state, ioaddr + GSTAR);
  1165. if (state & Arf) { 
  1166. printk(KERN_ERR "%s: failure (Arf). Harass the maintenern",
  1167.        dev->name);
  1168. goto out;
  1169. }
  1170. state &= ~ArAck;
  1171. if (state & Cfg) {
  1172. if (debug)
  1173. printk(KERN_DEBUG "CfgIVn");
  1174. if (priv->iqcfg[priv->cfg_cur++%IRQ_RING_SIZE] & Arf)
  1175. printk(KERN_ERR "%s: %s failedn", dev->name, "CFG");
  1176. if (!(state &= ~Cfg))
  1177. goto out;
  1178. }
  1179. if (state & RxEvt) {
  1180. i = dev_per_card - 1;
  1181. do {
  1182. dscc4_rx_irq(priv, dev + i);
  1183. } while (--i >= 0);
  1184. state &= ~RxEvt;
  1185. }
  1186. if (state & TxEvt) {
  1187. i = dev_per_card - 1;
  1188. do {
  1189. dscc4_tx_irq(priv, dev + i);
  1190. } while (--i >= 0);
  1191. state &= ~TxEvt;
  1192. }
  1193. out:
  1194. spin_unlock_irqrestore(&priv->lock, flags);
  1195. }
  1197. static __inline__ void dscc4_tx_irq(struct dscc4_pci_priv *ppriv, 
  1198.     struct net_device *dev)
  1199. {
  1200. struct dscc4_dev_priv *dpriv = dev->priv;
  1201. u32 state;
  1202. int cur, loop = 0;
  1204. try:
  1205. cur = dpriv->iqtx_current%IRQ_RING_SIZE;
  1206. state = dpriv->iqtx[cur];
  1207. if (!state) {
  1208. #ifdef DEBUG
  1209. if (loop > 1)
  1210. printk(KERN_DEBUG "%s: Tx irq loop=%dn", dev->name, loop);
  1211. #endif
  1212. if (loop && netif_queue_stopped(dev))
  1213. if ((dpriv->tx_dirty + 8) >= dpriv->tx_current)
  1214. netif_wake_queue(dev);
  1215. return;
  1216. }
  1217. loop++;
  1218. dpriv->iqtx[cur] = 0;
  1219. dpriv->iqtx_current++;
  1221. #ifdef DEBUG_PARANOID
  1222. if (SOURCE_ID(state) != dpriv->dev_id) {
  1223. printk(KERN_DEBUG "%s (Tx): Source Id=%d, state=%08xn",
  1224.        dev->name, SOURCE_ID(state), state );
  1225. return;
  1226. }
  1227. if (state & 0x0df80c00) {
  1228. printk(KERN_DEBUG "%s (Tx): state=%08x (UFO alert)n",
  1229.        dev->name, state);
  1230. return;
  1231. }
  1232. #endif
  1233. // state &= 0x0fffffff; /* Tracking the analyzed bits */
  1234. if (state & SccEvt) {
  1235. if (state & Alls) {
  1236. struct TxFD *tx_fd;
  1237. struct sk_buff *skb;
  1239. cur = dpriv->tx_dirty%TX_RING_SIZE;
  1240. tx_fd = dpriv->tx_fd + cur;
  1242. skb = dpriv->tx_skbuff[cur];
  1244. /* XXX: hideous kludge - to be removed "later" */
  1245. if (!skb) {
  1246. printk(KERN_ERR "%s: NULL skb in tx_irq at index %dn", dev->name, cur);
  1247. goto try;
  1248. }
  1249. dpriv->tx_dirty++; // MUST be after skb test
  1251. /* Happens sometime. Don't know what triggers it */
  1252. if (!(tx_fd->complete & DataComplete)) {
  1253. u32 ioaddr, isr;
  1255. ioaddr = dev->base_addr + 
  1256.  SCC_REG_START(dpriv->dev_id) + ISR;
  1257. isr = readl(ioaddr);
  1258. printk(KERN_DEBUG 
  1259.        "%s: DataComplete=0 cur=%d isr=%08x state=%08xn",
  1260.        dev->name, cur, isr, state);
  1261. writel(isr, ioaddr);
  1262. dpriv->stats.tx_dropped++;
  1263. } else {
  1264. tx_fd->complete &= ~DataComplete;
  1265. if (tx_fd->state & FrameEnd) {
  1266. dpriv->stats.tx_packets++;
  1267. dpriv->stats.tx_bytes += skb->len;
  1268. }
  1269. }
  1271. dpriv->tx_skbuff[cur] = NULL;
  1272. pci_unmap_single(ppriv->pdev, tx_fd->data, skb->len,
  1273.  PCI_DMA_TODEVICE);
  1274. tx_fd->data = 0; /* DEBUG */
  1275. dev_kfree_skb_irq(skb);
  1276. { // DEBUG
  1277. cur = (dpriv->tx_dirty-1)%TX_RING_SIZE;
  1278. tx_fd = dpriv->tx_fd + cur;
  1279. tx_fd->state |= Hold;
  1280. }
  1281. if (!(state &= ~Alls))
  1282. goto try;
  1283. }
  1284. /* 
  1285.  * Transmit Data Underrun
  1286.  */
  1287. if (state & Xdu) {
  1288. printk(KERN_ERR "dscc4: XDU. Contact maintainern");
  1289. dpriv->flags = NeedIDT; 
  1290. /* Tx reset */
  1291. writel(MTFi | Rdt, 
  1292.        dev->base_addr + 0x0c*dpriv->dev_id + CH0CFG);
  1293. writel(0x00000001, dev->base_addr + GCMDR);
  1294. return;
  1295. }
  1296. if (state & Xmr) {
  1297. /* Frame needs to be sent again - FIXME */
  1298. //dscc4_start_xmit(dpriv->tx_skbuff[dpriv->tx_dirty], dev);
  1299. if (!(state &= ~0x00002000)) /* DEBUG */
  1300. goto try;
  1301. }
  1302. if (state & Xpr) {
  1303. unsigned long ioaddr = dev->base_addr;
  1304. unsigned long scc_offset;
  1305. u32 scc_addr;
  1307. scc_offset = ioaddr + SCC_REG_START(dpriv->dev_id);
  1308. scc_addr = ioaddr + 0x0c*dpriv->dev_id;
  1309. if (readl(scc_offset + STAR) & SccBusy)
  1310. printk(KERN_DEBUG "%s busy. Fataln", 
  1311.        dev->name);
  1312. /*
  1313.  * Keep this order: IDT before IDR
  1314.  */
  1315. if (dpriv->flags & NeedIDT) {
  1316. writel(MTFi | Idt, scc_addr + CH0CFG);
  1317. writel(dpriv->tx_fd_dma + 
  1318.        (dpriv->tx_dirty%TX_RING_SIZE)*
  1319.        sizeof(struct TxFD), scc_addr + CH0BTDA);
  1320. if(dscc4_do_action(dev, "IDT"))
  1321. goto err_xpr;
  1322. dpriv->flags &= ~NeedIDT;
  1323. mb();
  1324. }
  1325. if (dpriv->flags & NeedIDR) {
  1326. writel(MTFi | Idr, scc_addr + CH0CFG);
  1327. writel(dpriv->rx_fd_dma + 
  1328.        (dpriv->rx_current%RX_RING_SIZE)*
  1329.        sizeof(struct RxFD), scc_addr + CH0BRDA);
  1330. if(dscc4_do_action(dev, "IDR"))
  1331. goto err_xpr;
  1332. dpriv->flags &= ~NeedIDR;
  1333. mb();
  1334. /* Activate receiver and misc */
  1335. writel(0x08050008, scc_offset + CCR2);
  1336. }
  1337. err_xpr:
  1338. if (!(state &= ~Xpr))
  1339. goto try;
  1340. }
  1341. } else { /* ! SccEvt */
  1342. if (state & Hi) {
  1343. #ifdef EXPERIMENTAL_POLLING
  1344. while(!dscc4_tx_poll(dpriv, dev));
  1345. #endif
  1346. state &= ~Hi;
  1347. }
  1348. /*
  1349.  * FIXME: it may be avoided. Re-re-re-read the manual.
  1350.  */
  1351. if (state & Err) {
  1352. printk(KERN_ERR "%s: Tx ERRn", dev->name);
  1353. dpriv->stats.tx_errors++;
  1354. state &= ~Err;
  1355. }
  1356. }
  1357. goto try;
  1358. }
  1360. static __inline__ void dscc4_rx_irq(struct dscc4_pci_priv *priv, struct net_device *dev)
  1361. {
  1362. struct dscc4_dev_priv *dpriv = dev->priv;
  1363. u32 state;
  1364. int cur;
  1366. try:
  1367. cur = dpriv->iqrx_current%IRQ_RING_SIZE;
  1368. state = dpriv->iqrx[cur];
  1369. if (!state)
  1370. return;
  1371. dpriv->iqrx[cur] = 0;
  1372. dpriv->iqrx_current++;
  1374. #ifdef DEBUG_PARANOID
  1375. if (SOURCE_ID(state) != dpriv->dev_id) {
  1376. printk(KERN_DEBUG "%s (Rx): Source Id=%d, state=%08xn",
  1377.        dev->name, SOURCE_ID(state), state);
  1378. goto try;
  1379. }
  1380. if (state & 0x0df80c00) {
  1381. printk(KERN_DEBUG "%s (Rx): state=%08x (UFO alert)n",
  1382.        dev->name, state);
  1383. goto try;
  1384. }
  1385. #endif
  1386. if (!(state & SccEvt)){
  1387. struct RxFD *rx_fd;
  1389. state &= 0x00ffffff;
  1390. if (state & Err) { /* Hold or reset */
  1391. printk(KERN_DEBUG "%s (Rx): ERRn", dev->name);
  1392. cur = dpriv->rx_current;
  1393. rx_fd = dpriv->rx_fd + cur;
  1394. /*
  1395.  * Presume we're not facing a DMAC receiver reset. 
  1396.  * As We use the rx size-filtering feature of the 
  1397.  * DSCC4, the beginning of a new frame is waiting in 
  1398.  * the rx fifo. I bet a Receive Data Overflow will 
  1399.  * happen most of time but let's try and avoid it.
  1400.  * Btw (as for RDO) if one experiences ERR whereas
  1401.  * the system looks rather idle, there may be a 
  1402.  * problem with latency. In this case, increasing
  1403.  * RX_RING_SIZE may help.
  1404.  */
  1405. while (dpriv->rx_needs_refill) {
  1406. while(!(rx_fd->state1 & Hold)) {
  1407. rx_fd++;
  1408. cur++;
  1409. if (!(cur = cur%RX_RING_SIZE))
  1410. rx_fd = dpriv->rx_fd;
  1411. }
  1412. dpriv->rx_needs_refill--;
  1413. try_get_rx_skb(dpriv, cur, dev);
  1414. if (!rx_fd->data)
  1415. goto try;
  1416. rx_fd->state1 &= ~Hold;
  1417. rx_fd->state2 = 0x00000000;
  1418. rx_fd->end = 0xbabeface;
  1419. }
  1420. goto try;
  1421. }
  1422. if (state & Fi) {
  1423. cur = dpriv->rx_current%RX_RING_SIZE;
  1424. rx_fd = dpriv->rx_fd + cur;
  1425. dscc4_rx_skb(dpriv, cur, rx_fd, dev);
  1426. dpriv->rx_current++;
  1427. goto try;
  1428. }
  1429. if (state & Hi ) { /* HI bit */
  1430. state &= ~Hi;
  1431. goto try;
  1432. }
  1433. } else { /* ! SccEvt */
  1434. #ifdef DEBUG_PARANOIA
  1435. int i;
  1436. static struct {
  1437. u32 mask;
  1438. const char *irq_name;
  1439. } evts[] = {
  1440. { 0x00008000, "TIN"},
  1441. { 0x00004000, "CSC"},
  1442. { 0x00000020, "RSC"},
  1443. { 0x00000010, "PCE"},
  1444. { 0x00000008, "PLLA"},
  1445. { 0x00000004, "CDSC"},
  1446. { 0, NULL}
  1447. };
  1448. #endif /* DEBUG_PARANOIA */
  1449. state &= 0x00ffffff;
  1450. #ifdef DEBUG_PARANOIA
  1451. for (i = 0; evts[i].irq_name; i++) {
  1452. if (state & evts[i].mask) {
  1453. printk(KERN_DEBUG "dscc4(%s): %sn",
  1454. dev->name, evts[i].irq_name);
  1455. if (!(state &= ~evts[i].mask))
  1456. goto try;
  1457. }
  1458. }
  1459. #endif /* DEBUG_PARANOIA */
  1460. /*
  1461.  * Receive Data Overflow (FIXME: untested)
  1462.  */
  1463. if (state & Rdo) {
  1464. u32 ioaddr, scc_offset, scc_addr;
  1465. struct RxFD *rx_fd;
  1466. int cur;
  1468. //if (debug)
  1469. // dscc4_rx_dump(dpriv);
  1470. ioaddr = dev->base_addr;
  1471. scc_addr = ioaddr + 0x0c*dpriv->dev_id;
  1472. scc_offset = ioaddr + SCC_REG_START(dpriv->dev_id);
  1474. writel(readl(scc_offset + CCR2) & ~RxActivate, 
  1475.        scc_offset + CCR2);
  1476. /*
  1477.  * This has no effect. Why ?
  1478.  * ORed with TxSccRes, one sees the CFG ack (for
  1479.  * the TX part only).
  1480.  */
  1481. writel(RxSccRes, scc_offset + CMDR);
  1482. dpriv->flags |= RdoSet;
  1484. /* 
  1485.  * Let's try and save something in the received data.
  1486.  * rx_current must be incremented at least once to
  1487.  * avoid HOLD in the BRDA-to-be-pointed desc.
  1488.  */
  1489. do {
  1490. cur = dpriv->rx_current++%RX_RING_SIZE;
  1491. rx_fd = dpriv->rx_fd + cur;
  1492. if (!(rx_fd->state2 & DataComplete))
  1493. break;
  1494. if (rx_fd->state2 & FrameAborted) {
  1495. dpriv->stats.rx_over_errors++;
  1496. rx_fd->state1 |= Hold;
  1497. rx_fd->state2 = 0x00000000;
  1498. rx_fd->end = 0xbabeface;
  1499. } else 
  1500. dscc4_rx_skb(dpriv, cur, rx_fd, dev);
  1501. } while (1);
  1503. if (debug) {
  1504. if (dpriv->flags & RdoSet)
  1505. printk(KERN_DEBUG 
  1506.        "dscc4: no RDO in Rx datan");
  1507. }
  1508. #ifdef DSCC4_RDO_EXPERIMENTAL_RECOVERY
  1509. /*
  1510.  * FIXME: must the reset be this violent ?
  1511.  */
  1512. writel(dpriv->rx_fd_dma + 
  1513.        (dpriv->rx_current%RX_RING_SIZE)*
  1514.        sizeof(struct RxFD), scc_addr + CH0BRDA);
  1515. writel(MTFi|Rdr|Idr, scc_addr + CH0CFG);
  1516. if(dscc4_do_action(dev, "RDR")) {
  1517. printk(KERN_ERR "%s: RDO recovery failed(%s)n",
  1518.        dev->name, "RDR");
  1519. goto rdo_end;
  1520. }
  1521. writel(MTFi|Idr, scc_addr + CH0CFG);
  1522. if(dscc4_do_action(dev, "IDR")) {
  1523. printk(KERN_ERR "%s: RDO recovery failed(%s)n",
  1524.        dev->name, "IDR");
  1525. goto rdo_end;
  1526. }
  1527. rdo_end:
  1528. #endif
  1529. writel(readl(scc_offset + CCR2) | RxActivate, 
  1530.        scc_offset + CCR2);
  1531. goto try;
  1532. }
  1533. /* These will be used later */
  1534. if (state & Rfs) {
  1535. if (!(state &= ~Rfs))
  1536. goto try;
  1537. }
  1538. if (state & Rfo) {
  1539. if (!(state &= ~Rfo))
  1540. goto try;
  1541. }
  1542. if (state & Flex) {
  1543. if (!(state &= ~Flex))
  1544. goto try;
  1545. }
  1546. }
  1547. }
  1549. static int dscc4_init_ring(struct net_device *dev)
  1550. {
  1551. struct dscc4_dev_priv *dpriv = (struct dscc4_dev_priv *)dev->priv;
  1552. struct TxFD *tx_fd;
  1553. struct RxFD *rx_fd;
  1554. int i;
  1556. tx_fd = (struct TxFD *) pci_alloc_consistent(dpriv->pci_priv->pdev,
  1557. TX_RING_SIZE*sizeof(struct TxFD), &dpriv->tx_fd_dma);
  1558. if (!tx_fd)
  1559. goto err_out;
  1560. rx_fd = (struct RxFD *) pci_alloc_consistent(dpriv->pci_priv->pdev,
  1561. RX_RING_SIZE*sizeof(struct RxFD), &dpriv->rx_fd_dma);
  1562. if (!rx_fd)
  1563. goto err_free_dma_tx;
  1565. dpriv->tx_fd = tx_fd;
  1566. dpriv->rx_fd = rx_fd;
  1567. dpriv->rx_current = 0;
  1568. dpriv->tx_current = 0;
  1569. dpriv->tx_dirty = 0;
  1571. /* the dma core of the dscc4 will be locked on the first desc */
  1572. for(i = 0; i < TX_RING_SIZE; ) {
  1573. reset_TxFD(tx_fd);
  1574.         /* FIXME: NULL should be ok - to be tried */
  1575.         tx_fd->data = dpriv->tx_fd_dma;
  1576.         dpriv->tx_skbuff[i] = NULL;
  1577. i++;
  1578. tx_fd->next = (u32)(dpriv->tx_fd_dma + i*sizeof(struct TxFD));
  1579. tx_fd++;
  1580. }
  1581. (--tx_fd)->next = (u32)dpriv->tx_fd_dma;
  1582. {
  1583. /*
  1584.  * XXX: I would expect the following to work for the first descriptor
  1585.  * (tx_fd->state = 0xc0000000)
  1586.  * - Hold=1 (don't try and branch to the next descripto);
  1587.  * - No=0 (I want an empty data section, i.e. size=0);
  1588.  * - Fe=1 (required by No=0 or we got an Err irq and must reset).
  1589.  * Alas, it fails (and locks solid). Thus the introduction of a dummy
  1590.  * skb to avoid No=0 (choose one: Ugly [ ] Tasteless [ ] VMS [ ]).
  1591.  * TODO: fiddle the tx threshold when time permits.
  1592.  */
  1593. struct sk_buff *skb;
  1595. skb = dev_alloc_skb(32);
  1596. if (!skb)
  1597. goto err_free_dma_tx;
  1598. skb->len = 32;
  1599. memset(skb->data, 0xaa, 16);
  1600. tx_fd -= (TX_RING_SIZE - 1);
  1601. tx_fd->state = 0xc0000000;
  1602. tx_fd->state |= ((u32)(skb->len & TxSizeMax)) << 16;
  1603. tx_fd->data = pci_map_single(dpriv->pci_priv->pdev, skb->data, 
  1604.      skb->len, PCI_DMA_TODEVICE);
  1605. dpriv->tx_skbuff[0] = skb;
  1606. }
  1607. for (i = 0; i < RX_RING_SIZE;) {
  1608. /* size set by the host. Multiple of 4 bytes please */
  1609.         rx_fd->state1 = HiDesc; /* Hi, no Hold */
  1610.         rx_fd->state2 = 0x00000000;
  1611.         rx_fd->end = 0xbabeface;
  1612.         rx_fd->state1 |= ((u32)(HDLC_MAX_MRU & RxSizeMax)) << 16;
  1613. try_get_rx_skb(dpriv, i, dev);
  1614. i++;
  1615. rx_fd->next = (u32)(dpriv->rx_fd_dma + i*sizeof(struct RxFD));
  1616. rx_fd++;
  1617. }
  1618. (--rx_fd)->next = (u32)dpriv->rx_fd_dma;
  1619. rx_fd->state1 |= 0x40000000; /* Hold */
  1621. return 0;
  1623. err_free_dma_tx:
  1624. pci_free_consistent(dpriv->pci_priv->pdev, TX_RING_SIZE*sizeof(*tx_fd),
  1625.     tx_fd, dpriv->tx_fd_dma);
  1626. err_out:
  1627. return -1;
  1628. }
  1630. static struct net_device_stats *dscc4_get_stats(struct net_device *dev)
  1631. {
  1632. struct dscc4_dev_priv *priv = (struct dscc4_dev_priv *)dev->priv;
  1634. return &priv->stats;
  1635. }
  1637. static void __exit dscc4_remove_one(struct pci_dev *pdev)
  1638. {
  1639. struct dscc4_pci_priv *ppriv;
  1640. struct net_device *root;
  1641. int i;
  1643. ppriv = pci_get_drvdata(pdev);
  1644. root = ppriv->root;
  1646. free_irq(pdev->irq, root);
  1647. pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), ppriv->iqcfg, 
  1648.     ppriv->iqcfg_dma);
  1649. for (i=0; i < dev_per_card; i++) {
  1650. struct dscc4_dev_priv *dpriv;
  1651. struct net_device *dev;
  1653. dev = ppriv->root + i;
  1654. dscc4_unattach_hdlc_device(dev);
  1656. dpriv = (struct dscc4_dev_priv *)dev->priv;
  1657. pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), 
  1658.     dpriv->iqrx, dpriv->iqrx_dma);
  1659. pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), 
  1660.     dpriv->iqtx, dpriv->iqtx_dma);
  1661. unregister_netdev(dev);
  1662. }
  1663. kfree(root->priv);
  1665. iounmap((void *)root->base_addr);
  1666. kfree(root);
  1668. kfree(ppriv);
  1670. release_mem_region(pci_resource_start(pdev, 1),
  1671.    pci_resource_len(pdev, 1));
  1672. release_mem_region(pci_resource_start(pdev, 0),
  1673.    pci_resource_len(pdev, 0));
  1674. }
  1676. static int dscc4_hdlc_ioctl(struct hdlc_device_struct *hdlc, struct ifreq *ifr, int cmd)
  1677. {
  1678. struct net_device *dev = (struct net_device *)hdlc->netdev.base_addr;
  1679. int result;
  1681. /* FIXME: locking ? */
  1682. result = dscc4_ioctl(dev, ifr, cmd);
  1683. return result;
  1684. }
  1686. static int dscc4_hdlc_open(struct hdlc_device_struct *hdlc)
  1687. {
  1688. struct net_device *dev = (struct net_device *)(hdlc->netdev.base_addr);
  1690.         if (netif_running(dev)) {
  1691. printk(KERN_DEBUG "%s: already runningn", dev->name); // DEBUG
  1692. return 0;
  1693. }
  1694. return dscc4_open(dev);
  1695. }
  1697. static int dscc4_hdlc_xmit(hdlc_device *hdlc, struct sk_buff *skb)
  1698. {
  1699. struct net_device *dev = (struct net_device *)hdlc->netdev.base_addr;
  1701. return dscc4_start_xmit(skb, dev);
  1702. }
  1704. static void dscc4_hdlc_close(struct hdlc_device_struct *hdlc)
  1705. {
  1706. struct net_device *dev = (struct net_device *)hdlc->netdev.base_addr;
  1707. struct dscc4_dev_priv *dpriv;
  1709. dpriv = dev->priv;
  1710. --dpriv->usecount;
  1711. }
  1713. /* Operated under dev lock */
  1714. static int dscc4_attach_hdlc_device(struct net_device *dev) 
  1715. {
  1716. struct dscc4_dev_priv *dpriv = dev->priv;
  1717. struct hdlc_device_struct *hdlc;
  1718. int result;
  1720. hdlc = &dpriv->hdlc;
  1721. /* XXX: Don't look at the next line */
  1722. hdlc->netdev.base_addr = (unsigned long)dev;
  1723. hdlc->set_mode = NULL;
  1724. hdlc->open = dscc4_hdlc_open;
  1725. hdlc->close = dscc4_hdlc_close;
  1726. hdlc->ioctl = dscc4_hdlc_ioctl;
  1727. hdlc->xmit = dscc4_hdlc_xmit;
  1729. result = register_hdlc_device(hdlc);
  1730. if (!result)
  1731. dpriv->usecount++;
  1732. return result;
  1733. }
  1735. /* Operated under dev lock */
  1736. static void dscc4_unattach_hdlc_device(struct net_device *dev) 
  1737. {
  1738. struct dscc4_dev_priv *dpriv = dev->priv;
  1740. unregister_hdlc_device(&dpriv->hdlc);
  1741. dpriv->usecount--;
  1742. }
  1744. static struct pci_device_id dscc4_pci_tbl[] __devinitdata = {
  1745. { PCI_VENDOR_ID_SIEMENS, PCI_DEVICE_ID_SIEMENS_DSCC4,
  1746.         PCI_ANY_ID, PCI_ANY_ID, },
  1747. { 0,}
  1748. };
  1749. MODULE_DEVICE_TABLE(pci, dscc4_pci_tbl);
  1751. static struct pci_driver dscc4_driver = {
  1752. name:           "dscc4",
  1753. id_table:       dscc4_pci_tbl,
  1754. probe:          dscc4_init_one,
  1755. remove:         dscc4_remove_one,
  1756. };
  1758. static int __init dscc4_init_module(void)
  1759. {
  1760. return pci_module_init(&dscc4_driver);
  1761. }
  1763. static void __exit dscc4_cleanup_module(void)
  1764. {
  1765. pci_unregister_driver(&dscc4_driver);
  1766. }
  1768. module_init(dscc4_init_module);
  1769. module_exit(dscc4_cleanup_module);