开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > 嵌入式/单片机编程 > 嵌入式Linux > 查看源码
xmac_ii.h
资源名称：SBC-2410X_kernel.tar.gz　[点击查看]
上传用户：lgb322
上传日期：2013-02-24
资源大小：30529k
文件大小：56k
源码类别：

嵌入式Linux

开发平台：

Unix_Linux

xmac_ii.h：源码内容
  1. /******************************************************************************
  2.  *
  3.  * Name: xmac_ii.h
  4.  * Project: GEnesis, PCI Gigabit Ethernet Adapter
  5.  * Version: $Revision: 1.28 $
  6.  * Date: $Date: 2000/11/09 12:32:49 $
  7.  * Purpose: Defines and Macros for XaQti's Gigabit Ethernet Controller
  8.  *
  9.  ******************************************************************************/
  11. /******************************************************************************
  12.  *
  13.  * (C)Copyright 1998-2000 SysKonnect GmbH.
  14.  *
  15.  * This program is free software; you can redistribute it and/or modify
  16.  * it under the terms of the GNU General Public License as published by
  17.  * the Free Software Foundation; either version 2 of the License, or
  18.  * (at your option) any later version.
  19.  *
  20.  * The information in this file is provided "AS IS" without warranty.
  21.  *
  22.  ******************************************************************************/
  24. /******************************************************************************
  25.  *
  26.  * History:
  27.  *
  28.  * $Log: xmac_ii.h,v $
  29.  * Revision 1.28  2000/11/09 12:32:49  rassmann
  30.  * Renamed variables.
  31.  *
  32.  * Revision 1.27  2000/05/17 11:00:46  malthoff
  33.  * Add bit for enable/disable power management in BCOM chip.
  34.  *
  35.  * Revision 1.26  1999/11/22 14:03:00  cgoos
  36.  * Changed license header to GPL.
  37.  *
  38.  * Revision 1.25  1999/08/12 19:19:38  malthoff
  39.  * Add PHY_B_AC_TX_TST bit according to BCOM A1 errata sheet.
  40.  *
  41.  * Revision 1.24  1999/07/30 11:27:21  cgoos
  42.  * Fixed a missing end-of-comment.
  43.  *
  44.  * Revision 1.23  1999/07/30 07:03:31  malthoff
  45.  * Cut some long comments.
  46.  * Correct the XMAC PHY ID definitions.
  47.  *
  48.  * Revision 1.22  1999/05/19 07:33:18  cgoos
  49.  * Changes for 1000Base-T.
  50.  *
  51.  * Revision 1.21  1999/03/25 07:46:11  malthoff
  52.  * Add XM_HW_CFG, XM_TS_READ, and XM_TS_LOAD registers.
  53.  *
  54.  * Revision 1.20  1999/03/12 13:36:09  malthoff
  55.  * Remove __STDC__.
  56.  *
  57.  * Revision 1.19  1998/12/10 12:22:54  gklug
  58.  * fix: RX_PAGE must be in interrupt mask
  59.  *
  60.  * Revision 1.18  1998/12/10 10:36:36  gklug
  61.  * fix: swap of pause bits
  62.  *
  63.  * Revision 1.17  1998/11/18 13:21:45  gklug
  64.  * fix: Default interrupt mask
  65.  *
  66.  * Revision 1.16  1998/10/29 15:53:21  gklug
  67.  * fix: Default mask uses ASS (GP0) signal
  68.  *
  69.  * Revision 1.15  1998/10/28 13:52:52  malthoff
  70.  * Add new bits in RX_CMD register.
  71.  *
  72.  * Revision 1.14  1998/10/19 15:34:53  gklug
  73.  * fix: typos
  74.  *
  75.  * Revision 1.13  1998/10/14 07:19:03  malthoff
  76.  * bug fix: Every define which describes bit 31
  77.  * must be declared as unsigned long 'UL'.
  78.  * fix bit definitions of PHY_AN_RFB and PHY_AN_PAUSE.
  79.  * Remove ANP defines. Rework the RFB defines.
  80.  *
  81.  * Revision 1.12  1998/10/14 06:22:44  cgoos
  82.  * Changed shifted constant to ULONG.
  83.  *
  84.  * Revision 1.11  1998/10/14 05:43:26  gklug
  85.  * add: shift pause codeing
  86.  * fix: PAUSE bits definition
  87.  *
  88.  * Revision 1.10  1998/10/13 09:19:21  malthoff
  89.  * Again change XMR_FS_ANY_ERR because of new info from XaQti.
  90.  *
  91.  * Revision 1.9  1998/10/09 07:58:30  malthoff
  92.  * Add XMR_FS_FCS_ERR to XMR_FS_ANY_ERR.
  93.  *
  94.  * Revision 1.8  1998/10/09 07:18:17  malthoff
  95.  * bug fix of a bug fix: XM_PAUSE_MODE and XM_DEF_MODE
  96.  * are not inverted! Bug XM_DEF_MSK is inverted.
  97.  *
  98.  * Revision 1.7  1998/10/05 08:04:32  malthoff
  99.  * bug fix: XM_PAUSE_MODE and XM_DEF_MODE
  100.  * must be inverted declarations.
  101.  *
  102.  * Revision 1.6  1998/09/28 13:38:18  malthoff
  103.  * Add default modes and masks XM_DEF_MSK,
  104.  * XM_PAUSE_MODE and XM_DEF_MODE
  105.  *
  106.  * Revision 1.5  1998/09/16 14:42:04  malthoff
  107.  * Bug Fix: XM_GP_PORT is a 32 bit (not a 16 bit) register.
  108.  *
  109.  * Revision 1.4  1998/08/20 14:59:47  malthoff
  110.  * Rework this file after reading the XaQti data sheet
  111.  * "Differences between Rev. B2 & Rev. C XMAC II".
  112.  * This file is now 100% XMAC II Rev. C complained.
  113.  *
  114.  * Revision 1.3  1998/06/29 12:18:23  malthoff
  115.  * Correct XMR_FS_ANY_ERR definition.
  116.  *
  117.  * Revision 1.2  1998/06/29 12:10:56  malthoff
  118.  * Add define XMR_FS_ANY_ERR.
  119.  *
  120.  * Revision 1.1  1998/06/19 13:37:17  malthoff
  121.  * created.
  122.  *
  123.  *
  124.  ******************************************************************************/
  126. #ifndef __INC_XMAC_H
  127. #define __INC_XMAC_H
  129. #ifdef __cplusplus
  130. extern "C" {
  131. #endif /* __cplusplus */
  133. /* defines ********************************************************************/
  135. /*
  136.  * XMAC II registers
  137.  *
  138.  * The XMAC registers are 16 or 32 bits wide. The XMACs host processor
  139.  * interface is set to 16 bit mode, therefore ALL registers will be
  140.  * addressed with 16 bit accesses.
  141.  *
  142.  * The following macros are provided to access the XMAC registers
  143.  * XM_IN16(), XM_OUT16, XM_IN32(), MX_OUT32(), XM_INADR(), XM_OUTADR(),
  144.  * XM_INHASH(), and XM_OUTHASH().
  145.  * The macros are defined in SkGeHw.h.
  146.  *
  147.  * Note: NA reg = Network Address e.g DA, SA etc.
  148.  *
  149.  */
  150. #define XM_MMU_CMD 0x0000 /* 16 bit r/w MMU Command Register */
  151. /* 0x0004: reserved */
  152. #define XM_POFF 0x0008 /* 32 bit r/w Packet Offset Register */
  153. #define XM_BURST 0x000c /* 32 bit r/w Burst Register for half duplex*/
  154. #define XM_1L_VLAN_TAG 0x0010 /* 16 bit r/w One Level VLAN Tag ID */
  155. #define XM_2L_VLAN_TAG 0x0014 /* 16 bit r/w Two Level VLAN Tag ID */
  156. /* 0x0018 - 0x001e: reserved */
  157. #define XM_TX_CMD 0x0020 /* 16 bit r/w Transmit Command Register */
  158. #define XM_TX_RT_LIM 0x0024 /* 16 bit r/w Transmit Retry Limit Register */
  159. #define XM_TX_STIME 0x0028 /* 16 bit r/w Transmit Slottime Register */
  160. #define XM_TX_IPG 0x002c /* 16 bit r/w Transmit Inter Packet Gap */
  161. #define XM_RX_CMD 0x0030 /* 16 bit r/w Receive Command Register */
  162. #define XM_PHY_ADDR 0x0034 /* 16 bit r/w PHY Address Register */
  163. #define XM_PHY_DATA 0x0038 /* 16 bit r/w PHY Data Register */
  164. /* 0x003c:  reserved */
  165. #define XM_GP_PORT 0x0040 /* 32 bit r/w General Purpose Port Register */
  166. #define XM_IMSK 0x0044 /* 16 bit r/w Interrupt Mask Register */
  167. #define XM_ISRC 0x0048 /* 16 bit ro Interrupt Status Register */
  168. #define XM_HW_CFG 0x004c /* 16 bit r/w Hardware Config Register */
  169. /* 0x0050 - 0x005e: reserved */
  170. #define XM_TX_LO_WM 0x0060 /* 16 bit r/w Tx FIFO Low Water Mark */
  171. #define XM_TX_HI_WM 0x0062 /* 16 bit r/w Tx FIFO High Water Mark */
  172. #define XM_TX_THR 0x0064 /* 16 bit r/w Tx Request Threshold */
  173. #define XM_HT_THR 0x0066 /* 16 bit r/w Host Request Threshold */
  174. #define XM_PAUSE_DA 0x0068 /* NA reg r/w Pause Destination Address */
  175. /* 0x006e:  reserved */
  176. #define XM_CTL_PARA 0x0070 /* 32 bit r/w Control Parameter Register */
  177. #define XM_MAC_OPCODE 0x0074 /* 16 bit r/w Opcode for MAC control frames */
  178. #define XM_MAC_PTIME 0x0076 /* 16 bit r/w Pause time for MAC ctrl frames*/
  179. #define XM_TX_STAT 0x0078 /* 32 bit ro Tx Status LIFO Register */
  181. /* 0x0080 - 0x00fc: 16 NA reg r/w Exakt Match Address Registers */
  182. /*  use the XM_EMX() macro to address */
  183. #define XM_EXM_START 0x0080 /* r/w Start Address of the EXM Regs */
  185. /*
  186.  * XM_EXM(Reg)
  187.  *
  188.  * returns the XMAC address offset off specified Exakt Match Addr Reg
  189.  *
  190.  * para: Reg EXM register to addr (0 .. 15)
  191.  *
  192.  * usage: XM_INADDR(XMAC_1,pAC,XM_EXM(i),&val[i]) ;
  193.  */
  194. #define XM_EXM(Reg) (XM_EXM_START + ((Reg) << 3))
  196. #define XM_SRC_CHK 0x0100 /* NA reg r/w Source Check Address Register */
  197. #define XM_SA 0x0108 /* NA reg r/w Station Address Register */
  198. #define XM_HSM 0x0110 /* 64 bit r/w Hash Match Address Registers */
  199. #define XM_RX_LO_WM 0x0118 /* 16 bit r/w Receive Low Water Mark */
  200. #define XM_RX_HI_WM 0x011a /* 16 bit r/w Receive High Water Mark */
  201. #define XM_RX_THR 0x011c /* 32 bit r/w Receive Request Threshold */
  202. #define XM_DEV_ID 0x0120 /* 32 bit ro Device ID Register */
  203. #define XM_MODE 0x0124 /* 32 bit r/w Mode Register */
  204. #define XM_LSA 0x0128 /* NA reg ro Last Source Register */
  205. /* 0x012e: reserved */
  206. #define XM_TS_READ 0x0130 /* 32 bit ro TimeStamp Read Regeister */
  207. #define XM_TS_LOAD 0x0134 /* 32 bit ro TimeStamp Load Value */
  208. /* 0x0138 - 0x01fe: reserved */
  209. #define XM_STAT_CMD 0x0200 /* 16 bit r/w Statistics Command Register */
  210. #define XM_RX_CNT_EV 0x0204 /* 32 bit ro Rx Counter Event Register */
  211. #define XM_TX_CNT_EV 0x0208 /* 32 bit ro Tx Counter Event Register */
  212. #define XM_RX_EV_MSK 0x020c /* 32 bit r/w Rx Counter Event Mask */
  213. #define XM_TX_EV_MSK 0x0210 /* 32 bit r/w Tx Counter Event Mask */
  214. /* 0x0204 - 0x027e: reserved */
  215. #define XM_TXF_OK 0x0280 /* 32 bit ro Frames Transmitted OK Conuter */
  216. #define XM_TXO_OK_HI 0x0284 /* 32 bit ro Octets Transmitted OK High Cnt*/
  217. #define XM_TXO_OK_LO 0x0288 /* 32 bit ro Octets Transmitted OK Low Cnt */
  218. #define XM_TXF_BC_OK 0x028c /* 32 bit ro Broadcast Frames Xmitted OK */
  219. #define XM_TXF_MC_OK 0x0290 /* 32 bit ro Multicast Frames Xmitted OK */
  220. #define XM_TXF_UC_OK 0x0294 /* 32 bit ro Unicast Frames Xmitted OK */
  221. #define XM_TXF_LONG 0x0298 /* 32 bit ro Tx Long Frame Counter */
  222. #define XM_TXE_BURST 0x029c /* 32 bit ro Tx Burst Event Counter */
  223. #define XM_TXF_MPAUSE 0x02a0 /* 32 bit ro Tx Pause MAC Ctrl Frame Cnt */
  224. #define XM_TXF_MCTRL 0x02a4 /* 32 bit ro Tx MAC Ctrl Frame Counter */
  225. #define XM_TXF_SNG_COL 0x02a8 /* 32 bit ro Tx Single Colliosion Counter */
  226. #define XM_TXF_MUL_COL 0x02ac /* 32 bit ro Tx Multiple Collision Counter */
  227. #define XM_TXF_ABO_COL 0x02b0 /* 32 bit ro Tx aborted due to Exessive Col*/
  228. #define XM_TXF_LAT_COL 0x02b4 /* 32 bit ro Tx Late Collision Counter */
  229. #define XM_TXF_DEF 0x02b8 /* 32 bit ro Tx Deferred Frame Counter */
  230. #define XM_TXF_EX_DEF 0x02bc /* 32 bit ro Tx Excessive Deferall Counter */
  231. #define XM_TXE_FIFO_UR 0x02c0 /* 32 bit ro Tx FIFO Underrun Event Cnt */
  232. #define XM_TXE_CS_ERR 0x02c4 /* 32 bit ro Tx Carrier Sence Error Cnt */
  233. #define XM_TXP_UTIL 0x02c8 /* 32 bit ro Tx Utilization in % */
  234. /* 0x02cc - 0x02ce: reserved */
  235. #define XM_TXF_64B 0x02d0 /* 32 bit ro 64 Byte Tx Frame Counter */
  236. #define XM_TXF_127B 0x02d4 /* 32 bit ro 65-127 Byte Tx Frame Counter */
  237. #define XM_TXF_255B 0x02d8 /* 32 bit ro 128-255 Byte Tx Frame Counter */
  238. #define XM_TXF_511B 0x02dc /* 32 bit ro 256-511 Byte Tx Frame Counter */
  239. #define XM_TXF_1023B 0x02e0 /* 32 bit ro 512-1023 Byte Tx Frame Counter*/
  240. #define XM_TXF_MAX_SZ 0x02e4 /* 32 bit ro 1024-MaxSize Byte Tx Frame Cnt*/
  241. /* 0x02e8 - 0x02fe: reserved */
  242. #define XM_RXF_OK 0x0300 /* 32 bit ro Frames Received OK */
  243. #define XM_RXO_OK_HI 0x0304 /* 32 bit ro Octets Received OK High Cnt */
  244. #define XM_RXO_OK_LO 0x0308 /* 32 bit ro Octets Received OK Low Counter*/
  245. #define XM_RXF_BC_OK 0x030c /* 32 bit ro Broadcast Frames Received OK */
  246. #define XM_RXF_MC_OK 0x0310 /* 32 bit ro Multicast Frames Received OK */
  247. #define XM_RXF_UC_OK 0x0314 /* 32 bit ro Unicast Frames Received OK */
  248. #define XM_RXF_MPAUSE 0x0318 /* 32 bit ro Rx Pause MAC Ctrl Frame Cnt */
  249. #define XM_RXF_MCTRL 0x031c /* 32 bit ro Rx MAC Ctrl Frame Counter */
  250. #define XM_RXF_INV_MP 0x0320 /* 32 bit ro Rx invalid Pause Frame Cnt */
  251. #define XM_RXF_INV_MOC 0x0324 /* 32 bit ro Rx Frames with inv. MAC Opcode*/
  252. #define XM_RXE_BURST 0x0328 /* 32 bit ro Rx Burst Event Counter */
  253. #define XM_RXE_FMISS 0x032c /* 32 bit ro Rx Missed Frames Event Cnt */
  254. #define XM_RXF_FRA_ERR 0x0330 /* 32 bit ro Rx Framing Error Counter */
  255. #define XM_RXE_FIFO_OV 0x0334 /* 32 bit ro Rx FIFO overflow Event Cnt */
  256. #define XM_RXF_JAB_PKT 0x0338 /* 32 bit ro Rx Jabber Packet Frame Cnt */
  257. #define XM_RXE_CAR_ERR 0x033c /* 32 bit ro Rx Carrier Event Error Cnt */
  258. #define XM_RXF_LEN_ERR 0x0340 /* 32 bit ro Rx in Range Length Error */
  259. #define XM_RXE_SYM_ERR 0x0344 /* 32 bit ro Rx Symbol Error Counter */
  260. #define XM_RXE_SHT_ERR 0x0348 /* 32 bit ro Rx Short Event Error Cnt */
  261. #define XM_RXE_RUNT 0x034c /* 32 bit ro Rx Runt Event Counter */
  262. #define XM_RXF_LNG_ERR 0x0350 /* 32 bit ro Rx Frame too Long Error Cnt */
  263. #define XM_RXF_FCS_ERR 0x0354 /* 32 bit ro Rx Frame Check Seq. Error Cnt */
  264. /* 0x0358 - 0x035a: reserved */
  265. #define XM_RXF_CEX_ERR 0x035c /* 32 bit ro Rx Carrier Ext Error Frame Cnt*/
  266. #define XM_RXP_UTIL 0x0360 /* 32 bit ro Rx Utilization in % */
  267. /* 0x0364 - 0x0366: reserved */
  268. #define XM_RXF_64B 0x0368 /* 32 bit ro 64 Byte Rx Frame Counter */
  269. #define XM_RXF_127B 0x036c /* 32 bit ro 65-127 Byte Rx Frame Counter */
  270. #define XM_RXF_255B 0x0370 /* 32 bit ro 128-255 Byte Rx Frame Counter */
  271. #define XM_RXF_511B 0x0374 /* 32 bit ro 256-511 Byte Rx Frame Counter */
  272. #define XM_RXF_1023B 0x0378 /* 32 bit ro 512-1023 Byte Rx Frame Counter*/
  273. #define XM_RXF_MAX_SZ 0x037c /* 32 bit ro 1024-MaxSize Byte Rx Frame Cnt*/
  274. /* 0x02e8 - 0x02fe: reserved */
  277. /*----------------------------------------------------------------------------*/
  278. /*
  279.  * XMAC Bit Definitions
  280.  *
  281.  * If the bit access behaviour differs from the register access behaviour
  282.  * (r/w, ro) this is docomented after the bit number. The following bit
  283.  * access behaviours are used:
  284.  * (sc) self clearing
  285.  * (ro) read only
  286.  */
  288. /* XM_MMU_CMD 16 bit r/w MMU Comamnd Register */
  289. /* Bit 15..13: reserved */
  290. #define XM_MMU_PHY_RDY (1<<12) /* Bit 12: PHY Read Ready */
  291. #define XM_MMU_PHY_BUSY (1<<11) /* Bit 11: PHY Busy */
  292. #define XM_MMU_IGN_PF (1<<10) /* Bit 10: Ignore Pause Frame */
  293. #define XM_MMU_MAC_LB (1<<9) /* Bit 9: Enable MAC Loopback */
  294. /* Bit 8: reserved */
  295. #define XM_MMU_FRC_COL (1<<7) /* Bit 7: Force Collision */
  296. #define XM_MMU_SIM_COL (1<<6) /* Bit 6: Simulate Collision */
  297. #define XM_MMU_NO_PRE (1<<5) /* Bit 5: No MDIO Preamble */
  298. #define XM_MMU_GMII_FD (1<<4) /* Bit 4: GMII uses Full Duplex */
  299. #define XM_MMU_RAT_CTRL (1<<3) /* Bit 3: Enable Rate Control */
  300. #define XM_MMU_GMII_LOOP (1<<2) /* Bit 2: PHY is in Lookback Mode */
  301. #define XM_MMU_ENA_RX (1<<1) /* Bit 1: Enable Receiver */
  302. #define XM_MMU_ENA_TX (1<<0) /* Bit 0: Enable Transmitter */
  305. /* XM_TX_CMD 16 bit r/w Transmit Command Register */
  306. /* Bit 15..7: reserved */
  307. #define XM_TX_BK2BK (1<<6) /* Bit 6: Ignor Carrier Sense (tx Bk2Bk)*/
  308. #define XM_TX_ENC_BYP (1<<5) /* Bit 5: Set Encoder in Bypass Mode */
  309. #define XM_TX_SAM_LINE (1<<4) /* Bit 4: (sc) Start utilization calculation */
  310. #define XM_TX_NO_GIG_MD (1<<3) /* Bit 3: Disable Carrier Extension */
  311. #define XM_TX_NO_PRE (1<<2) /* Bit 2: Disable Preamble Generation */
  312. #define XM_TX_NO_CRC (1<<1) /* Bit 1: Disable CRC Generation */
  313. #define XM_TX_AUTO_PAD (1<<0) /* Bit 0: Enable Automatic Padding */
  316. /* XM_TX_RT_LIM 16 bit r/w Transmit Retry Limit Register */
  317. /* Bit 15..5: reserved */
  318. #define XM_RT_LIM_MSK 0x1f /* Bit 4..0: Tx Retry Limit */
  321. /* XM_TX_STIME 16 bit r/w Transmit Slottime Register */
  322. /* Bit 15..7: reserved */
  323. #define XM_STIME_MSK 0x7f /* Bit 6..0: Tx Slottime bits */
  326. /* XM_TX_IPG 16 bit r/w Transmit Inter Packet Gap */
  327. /* Bit 15..8: reserved */
  328. #define XM_IPG_MSK 0xff /* Bit 7..0: IPG value bits */
  331. /* XM_RX_CMD 16 bit r/w Receive Command Register */
  332. /* Bit 15..9: reserved */
  333. #define XM_RX_LENERR_OK (1<<8) /* Bit 8 don't set Rx Err bit for */
  334. /* inrange error packets */
  335. #define XM_RX_BIG_PK_OK (1<<7) /* Bit 7 don't set Rx Err bit for */
  336. /* jumbo packets */
  337. #define XM_RX_IPG_CAP (1<<6) /* Bit 6 repl. type field with IPG */
  338. #define XM_RX_TP_MD (1<<5) /* Bit 5: Enable transparent Mode */
  339. #define XM_RX_STRIP_FCS (1<<4) /* Bit 4: Enable FCS Stripping */
  340. #define XM_RX_SELF_RX (1<<3) /* Bit 3:  Enable Rx of own packets */
  341. #define XM_RX_SAM_LINE (1<<2) /* Bit 2: (sc) Start utilization calculation */
  342. #define XM_RX_STRIP_PAD (1<<1) /* Bit 1: Strip pad bytes of rx frames */
  343. #define XM_RX_DIS_CEXT (1<<0) /* Bit 0: Disable carrier ext. check */
  346. /* XM_PHY_ADDR 16 bit r/w PHY Address Register */
  347. /* Bit 15..5: reserved */
  348. #define XM_PHY_ADDR_SZ 0x1f /* Bit 4..0: PHY Address bits */
  351. /* XM_GP_PORT 32 bit r/w General Purpose Port Register */
  352. /* Bit 31..7: reserved */
  353. #define XM_GP_ANIP (1L<<6) /* Bit 6: (ro) Auto Negotiation in Progress */
  354. #define XM_GP_FRC_INT (1L<<5) /* Bit 5: (sc) Force Interrupt */
  355. /* Bit 4: reserved */
  356. #define XM_GP_RES_MAC (1L<<3) /* Bit 3: (sc) Reset MAC and FIFOs */
  357. #define XM_GP_RES_STAT (1L<<2) /* Bit 2: (sc) Reset the statistics module */
  358. /* Bit 1: reserved */
  359. #define XM_GP_INP_ASS (1L<<0) /* Bit 0: (ro) GP Input Pin asserted */
  362. /* XM_IMSK 16 bit r/w Interrupt Mask Register */
  363. /* XM_ISRC 16 bit ro Interrupt Status Register */
  364. /* Bit 15: reserved */
  365. #define XM_IS_LNK_AE (1<<14) /* Bit 14: Link Asynchronous Event */
  366. #define XM_IS_TX_ABORT (1<<13) /* Bit 13: Transmit Abort, late Col. etc */
  367. #define XM_IS_FRC_INT (1<<12) /* Bit 12: Force INT bit set in GP */
  368. #define XM_IS_INP_ASS (1<<11) /* Bit 11: Input Asserted, GP bit 0 set */
  369. #define XM_IS_LIPA_RC (1<<10) /* Bit 10: Link Partner requests config */
  370. #define XM_IS_RX_PAGE (1<<9) /* Bit 9: Page Received */
  371. #define XM_IS_TX_PAGE (1<<8) /* Bit 8: Next Page Loaded for Transmit */
  372. #define XM_IS_AND (1<<7) /* Bit 7: Auto Negotiation Done */
  373. #define XM_IS_TSC_OV (1<<6) /* Bit 6: Time Stamp Counter Overflow */
  374. #define XM_IS_RXC_OV (1<<5) /* Bit 5: Rx Counter Event Overflow */
  375. #define XM_IS_TXC_OV (1<<4) /* Bit 4: Tx Counter Event Overflow */
  376. #define XM_IS_RXF_OV (1<<3) /* Bit 3: Receive FIFO Overflow */
  377. #define XM_IS_TXF_UR (1<<2) /* Bit 2: Transmit FIFO Underrun */
  378. #define XM_IS_TX_COMP (1<<1) /* Bit 1: Frame Tx Complete */
  379. #define XM_IS_RX_COMP (1<<0) /* Bit 0: Frame Rx Complete */
  381. #define XM_DEF_MSK (~(XM_IS_INP_ASS | XM_IS_LIPA_RC | XM_IS_RX_PAGE |
  382. XM_IS_AND | XM_IS_RXC_OV | XM_IS_TXC_OV | XM_IS_TXF_UR))
  385. /* XM_HW_CFG 16 bit r/w Hardware Config Register */
  386. /* Bit 15.. 4: reserved */
  387. #define XM_HW_GEN_EOP (1<<3) /* Bit 3: generate End of Packet pulse */
  388. #define XM_HW_COM4SIG (1<<2) /* Bit 2: use Comma Detect for Sig. Det.*/
  389. /* Bit 1: reserved */
  390. #define XM_HW_GMII_MD (1<<0) /* Bit 0: GMII Interface selected */
  393. /* XM_TX_LO_WM 16 bit r/w Tx FIFO Low Water Mark */
  394. /* XM_TX_HI_WM 16 bit r/w Tx FIFO High Water Mark */
  395. /* Bit 15..10 reserved */
  396. #define XM_TX_WM_MSK 0x01ff /* Bit 9.. 0 Tx FIFO Watermark bits */
  398. /* XM_TX_THR 16 bit r/w Tx Request Threshold */
  399. /* XM_HT_THR 16 bit r/w Host Request Threshold */
  400. /* XM_RX_THR 16 bit r/w Receive Request Threshold */
  401. /* Bit 15..11 reserved */
  402. #define XM_THR_MSK 0x03ff /* Bit 10.. 0 Tx FIFO Watermark bits */
  405. /* XM_TX_STAT 32 bit ro Tx Status LIFO Register */
  406. #define XM_ST_VALID (1UL<<31) /* Bit 31: Status Valid */
  407. #define XM_ST_BYTE_CNT (0x3fffL<<17) /* Bit 30..17: Tx frame Length */
  408. #define XM_ST_RETRY_CNT (0x1fL<<12) /* Bit 16..12: Retry Count */
  409. #define XM_ST_EX_COL (1L<<11) /* Bit 11: Excessive Collisions */
  410. #define XM_ST_EX_DEF (1L<<10) /* Bit 10: Excessive Deferral */
  411. #define XM_ST_BURST (1L<<9) /* Bit 9: p. xmitted in burst md*/
  412. #define XM_ST_DEFER (1L<<8) /* Bit 8: packet was defered */
  413. #define XM_ST_BC (1L<<7) /* Bit 7: Broadcast packet */
  414. #define XM_ST_MC (1L<<6) /* Bit 6: Multicast packet */
  415. #define XM_ST_UC (1L<<5) /* Bit 5: Unicast packet */
  416. #define XM_ST_TX_UR (1L<<4) /* Bit 4: FIFO Underrun occured */
  417. #define XM_ST_CS_ERR (1L<<3) /* Bit 3: Carrier Sense Error */
  418. #define XM_ST_LAT_COL (1L<<2) /* Bit 2: Late Collision Error */
  419. #define XM_ST_MUL_COL (1L<<1) /* Bit 1: Multiple Collisions */
  420. #define XM_ST_SGN_COL (1L<<0) /* Bit 0: Single Collision */
  422. /* XM_RX_LO_WM 16 bit r/w Receive Low Water Mark */
  423. /* XM_RX_HI_WM 16 bit r/w Receive High Water Mark */
  424. /* Bit 15..11: reserved */
  425. #define XM_RX_WM_MSK 0x03ff /* Bit 11.. 0: Rx FIFO Watermark bits */
  428. /* XM_DEV_ID 32 bit ro Device ID Register */
  429. #define XM_DEV_OUI (0x00ffffffUL<<8) /* Bit 31..8: Device OUI */
  430. #define XM_DEV_REV (0x07L << 5) /* Bit 7..5: Chip Rev Num */
  433. /* XM_MODE 32 bit r/w Mode Register */
  434. /* Bit 31..27: reserved */
  435. #define XM_MD_ENA_REJ (1L<<26) /* Bit 26: Enable Frame Reject */
  436. #define XM_MD_SPOE_E (1L<<25) /* Bit 25: Send Pause on Edge */
  437. /*  extern generated */
  438. #define XM_MD_TX_REP (1L<<24) /* Bit 24: Transmit Repeater Mode*/
  439. #define XM_MD_SPOFF_I (1L<<23) /* Bit 23: Send Pause on FIFOfull*/
  440. /* intern generated */
  441. #define XM_MD_LE_STW (1L<<22) /* Bit 22: Rx Stat Word in Lit En*/
  442. #define XM_MD_TX_CONT (1L<<21) /* Bit 21: Send Continuous */
  443. #define XM_MD_TX_PAUSE (1L<<20) /* Bit 20: (sc) Send Pause Frame */
  444. #define XM_MD_ATS (1L<<19) /* Bit 19: Append Time Stamp */
  445. #define XM_MD_SPOL_I (1L<<18) /* Bit 18: Send Pause on Low */
  446. /* intern generated */
  447. #define XM_MD_SPOH_I (1L<<17) /* Bit 17: Send Pause on High */
  448. /* intern generated */
  449. #define XM_MD_CAP (1L<<16) /* Bit 16: Check Address Pair */
  450. #define XM_MD_ENA_HSH (1L<<15) /* Bit 15: Enable Hashing */
  451. #define XM_MD_CSA (1L<<14) /* Bit 14: Check Station Address */
  452. #define XM_MD_CAA (1L<<13) /* Bit 13: Check Address Array */
  453. #define XM_MD_RX_MCTRL (1L<<12) /* Bit 12: Rx MAC Control Frames */
  454. #define XM_MD_RX_RUNT (1L<<11) /* Bit 11: Rx Runt Frames */
  455. #define XM_MD_RX_IRLE (1L<<10) /* Bit 10: Rx in Range Len Err F */
  456. #define XM_MD_RX_LONG (1L<<9) /* Bit 9: Rx Long Frames */
  457. #define XM_MD_RX_CRCE (1L<<8) /* Bit 8: Rx CRC Error Frames */
  458. #define XM_MD_RX_ERR (1L<<7) /* Bit 7: Rx Error Frames */
  459. #define XM_MD_DIS_UC (1L<<6) /* Bit 6: Disable Rx Unicast */
  460. #define XM_MD_DIS_MC (1L<<5) /* Bit 5: Disable Rx Multicast */
  461. #define XM_MD_DIS_BC (1L<<4) /* Bit 4: Disable Rx Boradcast */
  462. #define XM_MD_ENA_PROM (1L<<3) /* Bit 3: Enable Promiscuous */
  463. #define XM_MD_ENA_BE (1L<<2) /* Bit 2: Enable Big Endian */
  464. #define XM_MD_FTF (1L<<1) /* Bit 1: (sc) Flush Tx FIFO */
  465. #define XM_MD_FRF (1L<<0) /* Bit 0: (sc) Flush Rx FIFO */
  467. #define XM_PAUSE_MODE (XM_MD_SPOE_E | XM_MD_SPOL_I | XM_MD_SPOH_I)
  468. #define XM_DEF_MODE (XM_MD_RX_RUNT | XM_MD_RX_IRLE | XM_MD_RX_LONG |
  469.  XM_MD_RX_CRCE | XM_MD_RX_ERR | XM_MD_CSA | XM_MD_CAA)
  471. /* XM_STAT_CMD 16 bit r/w Statistics Command Register */
  472. /* Bit 16..6: reserved */
  473. #define XM_SC_SNP_RXC (1<<5) /* Bit 5: (sc) Snap Rx Counters */
  474. #define XM_SC_SNP_TXC (1<<4) /* Bit 4: (sc) Snap Tx Counters */
  475. #define XM_SC_CP_RXC (1<<3) /* Bit 3:  Copy Rx Counters Continuously */
  476. #define XM_SC_CP_TXC (1<<2) /* Bit 2: Copy Tx Counters Continuously */
  477. #define XM_SC_CLR_RXC (1<<1) /* Bit 1: (sc) Clear Rx Counters */
  478. #define XM_SC_CLR_TXC (1<<0) /* Bit 0: (sc) Clear Tx Counters */
  481. /* XM_RX_CNT_EV 32 bit ro Rx Counter Event Register */
  482. /* XM_RX_EV_MSK 32 bit r/w Rx Counter Event Mask */
  483. #define XMR_MAX_SZ_OV (1UL<<31) /* Bit 31: 1024-MaxSize Rx Cnt Ov*/
  484. #define XMR_1023B_OV (1L<<30) /* Bit 30: 512-1023Byte Rx Cnt Ov*/
  485. #define XMR_511B_OV (1L<<29) /* Bit 29: 256-511 Byte Rx Cnt Ov*/
  486. #define XMR_255B_OV (1L<<28) /* Bit 28: 128-255 Byte Rx Cnt Ov*/
  487. #define XMR_127B_OV (1L<<27) /* Bit 27: 65-127 Byte Rx Cnt Ov */
  488. #define XMR_64B_OV (1L<<26) /* Bit 26: 64 Byte Rx Cnt Ov */
  489. #define XMR_UTIL_OV (1L<<25) /* Bit 25: Rx Util Cnt Overflow */
  490. #define XMR_UTIL_UR (1L<<24) /* Bit 24: Rx Util Cnt Underrun */
  491. #define XMR_CEX_ERR_OV (1L<<23) /* Bit 23: CEXT Err Cnt Ov */
  492. /* Bit 22: reserved */
  493. #define XMR_FCS_ERR_OV (1L<<21) /* Bit 21: Rx FCS Error Cnt Ov */
  494. #define XMR_LNG_ERR_OV (1L<<20) /* Bit 20: Rx too Long Err Cnt Ov*/
  495. #define XMR_RUNT_OV (1L<<19) /* Bit 19: Runt Event Cnt Ov */
  496. #define XMR_SHT_ERR_OV (1L<<18) /* Bit 18: Rx Short Ev Err Cnt Ov*/
  497. #define XMR_SYM_ERR_OV (1L<<17) /* Bit 17: Rx Sym Err Cnt Ov */
  498. /* Bit 16: reserved */
  499. #define XMR_CAR_ERR_OV (1L<<15) /* Bit 15: Rx Carr Ev Err Cnt Ov */
  500. #define XMR_JAB_PKT_OV (1L<<14) /* Bit 14: Rx Jabb Packet Cnt Ov */
  501. #define XMR_FIFO_OV (1L<<13) /* Bit 13: Rx FIFO Ov Ev Cnt Ov */
  502. #define XMR_FRA_ERR_OV (1L<<12) /* Bit 12: Rx Framing Err Cnt Ov */
  503. #define XMR_FMISS_OV (1L<<11) /* Bit 11: Rx Missed Ev Cnt Ov */
  504. #define XMR_BURST (1L<<10) /* Bit 10: Rx Burst Event Cnt Ov */
  505. #define XMR_INV_MOC (1L<<9) /* Bit 9: Rx with inv. MAC OC Ov*/
  506. #define XMR_INV_MP (1L<<8) /* Bit 8: Rx inv Pause Frame Ov */
  507. #define XMR_MCTRL_OV (1L<<7) /* Bit 7: Rx MAC Ctrl-F Cnt Ov */
  508. #define XMR_MPAUSE_OV (1L<<6) /* Bit 6: Rx Pause MAC Ctrl-F Ov*/
  509. #define XMR_UC_OK_OV (1L<<5) /* Bit 5: Rx Unicast Frame CntOv*/
  510. #define XMR_MC_OK_OV (1L<<4) /* Bit 4: Rx Multicast Cnt Ov */
  511. #define XMR_BC_OK_OV (1L<<3) /* Bit 3: Rx Broadcast Cnt Ov */
  512. #define XMR_OK_LO_OV (1L<<2) /* Bit 2: Octets Rx OK Low CntOv*/
  513. #define XMR_OK_HI_OV (1L<<1) /* Bit 1: Octets Rx OK Hi Cnt Ov*/
  514. #define XMR_OK_OV (1L<<0) /* Bit 0: Frames Received Ok Ov */
  516. #define XMR_DEF_MSK 0x00000006L /* all bits excepting 1 and 2 */
  518. /* XM_TX_CNT_EV 32 bit ro Tx Counter Event Register */
  519. /* XM_TX_EV_MSK 32 bit r/w Tx Counter Event Mask */
  520. /* Bit 31..26: reserved */
  521. #define XMT_MAX_SZ_OV (1L<<25) /* Bit 25: 1024-MaxSize Tx Cnt Ov*/
  522. #define XMT_1023B_OV (1L<<24) /* Bit 24: 512-1023Byte Tx Cnt Ov*/
  523. #define XMT_511B_OV (1L<<23) /* Bit 23: 256-511 Byte Tx Cnt Ov*/
  524. #define XMT_255B_OV (1L<<22) /* Bit 22: 128-255 Byte Tx Cnt Ov*/
  525. #define XMT_127B_OV (1L<<21) /* Bit 21: 65-127 Byte Tx Cnt Ov */
  526. #define XMT_64B_OV (1L<<20) /* Bit 20: 64 Byte Tx Cnt Ov */
  527. #define XMT_UTIL_OV (1L<<19) /* Bit 19: Tx Util Cnt Overflow */
  528. #define XMT_UTIL_UR (1L<<18) /* Bit 18: Tx Util Cnt Underrun */
  529. #define XMT_CS_ERR_OV (1L<<17) /* Bit 17: Tx Carr Sen Err Cnt Ov*/
  530. #define XMT_FIFO_UR_OV (1L<<16) /* Bit 16: Tx FIFO Ur Ev Cnt Ov */
  531. #define XMT_EX_DEF_OV (1L<<15) /* Bit 15: Tx Ex Deferall Cnt Ov */
  532. #define XMT_DEF (1L<<14) /* Bit 14: Tx Deferred Cnt Ov */
  533. #define XMT_LAT_COL_OV (1L<<13) /* Bit 13: Tx Late Col Cnt Ov */
  534. #define XMT_ABO_COL_OV (1L<<12) /* Bit 12: Tx abo dueto Ex Col Ov*/
  535. #define XMT_MUL_COL_OV (1L<<11) /* Bit 11: Tx Mult Col Cnt Ov */
  536. #define XMT_SNG_COL (1L<<10) /* Bit 10: Tx Single Col Cnt Ov */
  537. #define XMT_MCTRL_OV (1L<<9) /* Bit 9: Tx MAC Ctrl Counter Ov*/
  538. #define XMT_MPAUSE (1L<<8) /* Bit 8: Tx Pause MAC Ctrl-F Ov*/
  539. #define XMT_BURST (1L<<7) /* Bit 7: Tx Burst Event Cnt Ov */
  540. #define XMT_LONG (1L<<6) /* Bit 6: Tx Long Frame Cnt Ov */
  541. #define XMT_UC_OK_OV (1L<<5) /* Bit 5: Tx Unicast Cnt Ov */
  542. #define XMT_MC_OK_OV (1L<<4) /* Bit 4: Tx Multicast Cnt Ov */
  543. #define XMT_BC_OK_OV (1L<<3) /* Bit 3: Tx Broadcast Cnt Ov */
  544. #define XMT_OK_LO_OV (1L<<2) /* Bit 2: Octets Tx OK Low CntOv*/
  545. #define XMT_OK_HI_OV (1L<<1) /* Bit 1: Octets Tx OK Hi Cnt Ov*/
  546. #define XMT_OK_OV (1L<<0) /* Bit 0: Frames Tx Ok Ov */
  548. #define XMT_DEF_MSK 0x00000006L /* all bits excepting 1 and 2 */
  550. /*
  551.  * Receive Frame Status Encoding
  552.  */
  553. #define XMR_FS_LEN (0x3fffUL<<18) /* Bit 31..18: Rx Frame Length */
  554. #define XMR_FS_2L_VLAN (1L<<17) /* Bit 17: tagged wh 2Lev VLAN ID*/
  555. #define XMR_FS_1L_VLAN (1L<<16) /* Bit 16: tagged wh 1Lev VLAN ID*/
  556. #define XMR_FS_BC (1L<<15) /* Bit 15: Broadcast Frame */
  557. #define XMR_FS_MC (1L<<14) /* Bit 14: Multicast Frame */
  558. #define XMR_FS_UC (1L<<13) /* Bit 13: Unicast Frame */
  559. /* Bit 12: reserved */
  560. #define XMR_FS_BURST (1L<<11) /* Bit 11: Burst Mode */
  561. #define XMR_FS_CEX_ERR (1L<<10) /* Bit 10: Carrier Ext. Error */
  562. #define XMR_FS_802_3 (1L<<9) /* Bit 9: 802.3 Frame */
  563. #define XMR_FS_COL_ERR (1L<<8) /* Bit 8: Collision Error */
  564. #define XMR_FS_CAR_ERR (1L<<7) /* Bit 7: Carrier Event Error */
  565. #define XMR_FS_LEN_ERR (1L<<6) /* Bit 6: In-Range Length Error */
  566. #define XMR_FS_FRA_ERR (1L<<5) /* Bit 5: Framing Error */
  567. #define XMR_FS_RUNT (1L<<4) /* Bit 4: Runt Error */
  568. #define XMR_FS_LNG_ERR (1L<<3) /* Bit 3: Gaint Error */
  569. #define XMR_FS_FCS_ERR (1L<<2) /* Bit 2: Frame Check Sequ Err */
  570. #define XMR_FS_ERR (1L<<1) /* Bit 1: Frame Error */
  571. #define XMR_FS_MCTRL (1L<<0) /* Bit 0: MAC Control Packet */
  573. /*
  574.  * XMR_FS_ERR will be set if
  575.  * XMR_FS_FCS_ERR, XMR_FS_LNG_ERR, XMR_FS_RUNT,
  576.  * XMR_FS_FRA_ERR, XMR_FS_LEN_ERR, or XMR_FS_CEX_ERR
  577.  * is set. XMR_FS_LNG_ERR and XMR_FS_LEN_ERR will issue
  578.  * XMR_FS_ERR unless the corresponding bit in the Receive Command
  579.  * Register is set.
  580.  */
  581. #define XMR_FS_ANY_ERR XMR_FS_ERR
  583. /*----------------------------------------------------------------------------*/
  584. /*
  585.  * XMAC-PHY Registers, indirect addressed over the XMAC
  586.  */
  587. #define PHY_XMAC_CTRL 0x00 /* 16 bit r/w PHY Control Register */
  588. #define PHY_XMAC_STAT 0x01 /* 16 bit r/w PHY Status Register */
  589. #define PHY_XMAC_ID0 0x02 /* 16 bit ro PHY ID0 Register */
  590. #define PHY_XMAC_ID1 0x03 /* 16 bit ro PHY ID1 Register */
  591. #define PHY_XMAC_AUNE_ADV 0x04 /* 16 bit r/w Autoneg Advertisement */
  592. #define PHY_XMAC_AUNE_LP 0x05 /* 16 bit ro Link Partner Abi Reg */
  593. #define PHY_XMAC_AUNE_EXP 0x06 /* 16 bit ro Autoneg Expansion Reg */
  594. #define PHY_XMAC_NEPG 0x07 /* 16 bit r/w Next Page Register */
  595. #define PHY_XMAC_NEPG_LP 0x08 /* 16 bit ro Next Page Link P Reg */
  596. /* 0x09 - 0x0e: reserved */
  597. #define PHY_XMAC_EXT_STAT 0x0f /* 16 bit ro Ext Status Register */
  598. #define PHY_XMAC_RES_ABI 0x10 /* 16 bit ro PHY Resolved Ability */
  600. /*----------------------------------------------------------------------------*/
  601. /*
  602.  * Broadcom-PHY Registers, indirect addressed over XMAC
  603.  */
  604. #define PHY_BCOM_CTRL 0x00 /* 16 bit r/w PHY Control Register */
  605. #define PHY_BCOM_STAT 0x01 /* 16 bit ro PHY Status Register */
  606. #define PHY_BCOM_ID0 0x02 /* 16 bit ro PHY ID0 Register */
  607. #define PHY_BCOM_ID1 0x03 /* 16 bit ro PHY ID1 Register */
  608. #define PHY_BCOM_AUNE_ADV 0x04 /* 16 bit r/w Autoneg Advertisement */
  609. #define PHY_BCOM_AUNE_LP 0x05 /* 16 bit ro Link Part Ability Reg */
  610. #define PHY_BCOM_AUNE_EXP 0x06 /* 16 bit ro Autoneg Expansion Reg */
  611. #define PHY_BCOM_NEPG 0x07 /* 16 bit r/w Next Page Register */
  612. #define PHY_BCOM_NEPG_LP 0x08 /* 16 bit ro Next Page Link P Reg */
  613. /* Broadcom-specific registers */
  614. #define PHY_BCOM_1000T_CTRL 0x09 /* 16 bit r/w 1000Base-T Ctrl Reg */
  615. #define PHY_BCOM_1000T_STAT 0x0a /* 16 bit ro 1000Base-T Status Reg */
  616. /* 0x0b - 0x0e: reserved */
  617. #define PHY_BCOM_EXT_STAT 0x0f /* 16 bit ro Extended Status Reg */
  618. #define PHY_BCOM_P_EXT_CTRL 0x10 /* 16 bit r/w PHY Extended Ctrl Reg */
  619. #define PHY_BCOM_P_EXT_STAT 0x11 /* 16 bit ro PHY Extended Stat Reg */
  620. #define PHY_BCOM_RE_CTR 0x12 /* 16 bit r/w Receive Error Counter */
  621. #define PHY_BCOM_FC_CTR 0x13 /* 16 bit r/w False Carr Sense Cnt */
  622. #define PHY_BCOM_RNO_CTR 0x14 /* 16 bit r/w Receiver NOT_OK Cnt */
  623. /* 0x15 - 0x17: reserved */
  624. #define PHY_BCOM_AUX_CTRL 0x18 /* 16 bit r/w Auxiliary Control Reg */
  625. #define PHY_BCOM_AUX_STAT 0x19 /* 16 bit ro Auxiliary Stat Summary*/
  626. #define PHY_BCOM_INT_STAT 0x1a /* 16 bit ro Interrupt Status Reg */
  627. #define PHY_BCOM_INT_MASK 0x1b /* 16 bit r/w Interrupt Mask Reg */
  628. /* 0x1c: reserved */
  629. /* 0x1d - 0x1f: test registers */
  631. /*----------------------------------------------------------------------------*/
  632. /*
  633.  * Level One-PHY Registers, indirect addressed over XMAC
  634.  */
  635. #define PHY_LONE_CTRL 0x00 /* 16 bit r/w PHY Control Register */
  636. #define PHY_LONE_STAT 0x01 /* 16 bit ro PHY Status Register */
  637. #define PHY_LONE_ID0 0x02 /* 16 bit ro PHY ID0 Register */
  638. #define PHY_LONE_ID1 0x03 /* 16 bit ro PHY ID1 Register */
  639. #define PHY_LONE_AUNE_ADV 0x04 /* 16 bit r/w Autoneg Advertisement */
  640. #define PHY_LONE_AUNE_LP 0x05 /* 16 bit ro Link Part Ability Reg */
  641. #define PHY_LONE_AUNE_EXP 0x06 /* 16 bit ro Autoneg Expansion Reg */
  642. #define PHY_LONE_NEPG 0x07 /* 16 bit r/w Next Page Register */
  643. #define PHY_LONE_NEPG_LP 0x08 /* 16 bit ro Next Page Link Partner*/
  644. /* Level One-specific registers */
  645. #define PHY_LONE_1000T_CTRL 0x09 /* 16 bit r/w 1000Base-T Control Reg*/
  646. #define PHY_LONE_1000T_STAT 0x0a /* 16 bit ro 1000Base-T Status Reg */
  647. /* 0x0b -0x0e: reserved */
  648. #define PHY_LONE_EXT_STAT 0x0f /* 16 bit ro Extended Status Reg */
  649. #define PHY_LONE_PORT_CFG 0x10 /* 16 bit r/w Port Configuration Reg*/
  650. #define PHY_LONE_Q_STAT 0x11 /* 16 bit ro Quick Status Reg */
  651. #define PHY_LONE_INT_ENAB 0x12 /* 16 bit r/w Interrupt Enable Reg */
  652. #define PHY_LONE_INT_STAT 0x13 /* 16 bit ro Interrupt Status Reg */
  653. #define PHY_LONE_LED_CFG 0x14 /* 16 bit r/w LED Configuration Reg */
  654. #define PHY_LONE_PORT_CTRL 0x15 /* 16 bit r/w Port Control Reg */
  655. #define PHY_LONE_CIM 0x16 /* 16 bit ro CIM Reg */
  656. /* 0x17 -0x1c: reserved */
  658. /*----------------------------------------------------------------------------*/
  659. /*
  660.  * National-PHY Registers, indirect addressed over XMAC
  661.  */
  662. #define PHY_NAT_CTRL 0x00 /* 16 bit r/w PHY Control Register */
  663. #define PHY_NAT_STAT 0x01 /* 16 bit r/w PHY Status Register */
  664. #define PHY_NAT_ID0 0x02 /* 16 bit ro PHY ID0 Register */
  665. #define PHY_NAT_ID1 0x03 /* 16 bit ro PHY ID1 Register */
  666. #define PHY_NAT_AUNE_ADV 0x04 /* 16 bit r/w Autonegotiation Advertisement */
  667. #define PHY_NAT_AUNE_LP 0x05 /* 16 bit ro Link Partner Ability Reg */
  668. #define PHY_NAT_AUNE_EXP 0x06 /* 16 bit ro Autonegotiation Expansion Reg */
  669. #define PHY_NAT_NEPG 0x07 /* 16 bit r/w Next Page Register */
  670. #define PHY_NAT_NEPG_LP 0x08 /* 16 bit ro Next Page Link Partner Reg */
  671. /* National-specific registers */
  672. #define PHY_NAT_1000T_CTRL 0x09 /* 16 bit r/w 1000Base-T Control Reg */
  673. #define PHY_NAT_1000T_STAT 0x0a /* 16 bit ro 1000Base-T Status Reg */
  674. /* 0x0b -0x0e: reserved */
  675. #define PHY_NAT_EXT_STAT 0x0f /* 16 bit ro Extended Status Register */
  676. #define PHY_NAT_EXT_CTRL1 0x10 /* 16 bit ro Extended Control Reg1 */
  677. #define PHY_NAT_Q_STAT1 0x11 /* 16 bit ro Quick Status Reg1 */
  678. #define PHY_NAT_10B_OP 0x12 /* 16 bit ro 10Base-T Operations Reg */
  679. #define PHY_NAT_EXT_CTRL2 0x13 /* 16 bit ro Extended Control Reg1 */
  680. #define PHY_NAT_Q_STAT2 0x14 /* 16 bit ro Quick Status Reg2 */
  681. /* 0x15 -0x18: reserved */
  682. #define PHY_NAT_PHY_ADDR 0x19 /* 16 bit ro PHY Address Register */
  685. /*----------------------------------------------------------------------------*/
  687. /*
  688.  * PHY bit definitions
  689.  * Bits defined as PHY_X_..., PHY_B_..., PHY_L_... or PHY_N_... are
  690.  * Xmac/Broadcom/LevelOne/National-specific.
  691.  * All other are general.
  692.  */
  694. /***** PHY_XMAC_CTRL 16 bit r/w PHY Control Register *****/
  695. /***** PHY_BCOM_CTRL 16 bit r/w PHY Control Register *****/
  696. /***** PHY_LONE_CTRL 16 bit r/w PHY Control Register *****/
  697. #define PHY_CT_RESET (1<<15) /* Bit 15: (sc) clear all PHY releated regs */
  698. #define PHY_CT_LOOP (1<<14) /* Bit 14: enable Loopback over PHY */
  699. #define PHY_CT_SPS_LSB (1<<13) /* Bit 13: (BC,L1) Speed select, lower bit */
  700. #define PHY_CT_ANE (1<<12) /* Bit 12: Autonegotiation Enabled */
  701. #define PHY_CT_PDOWN (1<<11) /* Bit 11: (BC,L1) Power Down Mode */
  702. #define PHY_CT_ISOL (1<<10) /* Bit 10: (BC,L1) Isolate Mode */
  703. #define PHY_CT_RE_CFG (1<<9) /* Bit 9: (sc) Restart Autonegotiation */
  704. #define PHY_CT_DUP_MD (1<<8) /* Bit 8: Duplex Mode */
  705. #define PHY_CT_COL_TST (1<<7) /* Bit 7: (BC,L1) Collsion Test enabled */
  706. #define PHY_CT_SPS_MSB (1<<6) /* Bit 6: (BC,L1) Speed select, upper bit */
  707. /* Bit 5..0: reserved */
  709. #define PHY_B_CT_SP1000 (1<<6) /* Bit  6: enable speed of 1000 MBit/s */
  710. #define PHY_B_CT_SP100 (1<<13) /* Bit 13: enable speed of  100 MBit/s */
  711. #define PHY_B_CT_SP10 (0) /* Bit 6/13 not set, speed of  10 MBit/s */
  713. #define PHY_L_CT_SP1000 (1<<6) /* Bit  6:      enable speed of 1000 MBit/s */
  714. #define PHY_L_CT_SP100 (1<<13) /* Bit 13:      enable speed of  100 MBit/s */
  715. #define PHY_L_CT_SP10 (0) /* Bit 6/13 not set,    speed of  10 MBit/s */
  718. /***** PHY_XMAC_STAT 16 bit r/w PHY Status Register *****/
  719. /***** PHY_BCOM_STAT 16 bit r/w PHY Status Register *****/
  720. /***** PHY_LONE_STAT 16 bit r/w PHY Status Register *****/
  721. /* Bit 15..9: reserved */
  722. /* (BC/L1) 100/10 MBit/s cap bits ignored*/
  723. #define PHY_ST_EXT_ST (1<<8) /* Bit 8: Extended Status Present */
  724. /* Bit 7: reserved */
  725. #define PHY_ST_PRE_SUB (1<<6) /* Bit 6: (BC/L1) preamble suppression */
  726. #define PHY_ST_AN_OVER (1<<5) /* Bit 5: Autonegotiation Over */
  727. #define PHY_ST_REM_FLT (1<<4) /* Bit 4: Remode Fault Condition Occured*/
  728. #define PHY_ST_AN_CAP (1<<3) /* Bit 3: Autonegotiation Capability */
  729. #define PHY_ST_LSYNC (1<<2) /* Bit 2: Link Synchronized */
  730. #define PHY_ST_JAP_DET (1<<1) /* Bit 1: (BC/L1) Japper Detected */
  731. #define PHY_ST_EXT_REG (1<<0) /* Bit 0: Extended Register available */
  734. /* PHY_XMAC_ID1 16 bit ro PHY ID1 Register */
  735. /* PHY_BCOM_ID1 16 bit ro PHY ID1 Register */
  736. /* PHY_LONE_ID1 16 bit ro PHY ID1 Register */
  737. #define PHY_I1_OUI (0x3f<<10) /* Bit 15..10: Organiz. Unique ID */
  738. #define PHY_I1_MOD_NUM (0x3f<<4) /* Bit 9.. 4: Model Number */
  739. #define PHY_I1_REV (0x0f<<0) /* Bit 3.. 0: Revision Number */
  742. /***** PHY_XMAC_AUNE_ADV 16 bit r/w Autoneg Advertisement *****/
  743. /***** PHY_XMAC_AUNE_LP 16 bit ro Link Partner Ability Reg *****/
  744. #define PHY_AN_NXT_PG (1<<15) /* Bit 15: Request Next Page */
  745. #define PHY_X_AN_ACK (1<<14) /* Bit 14: (ro) Acknowledge Received */
  746. #define PHY_X_AN_RFB (3<<12) /* Bit 13..12: Remode Fault Bits */
  747. /* Bit 11.. 9: reserved */
  748. #define PHY_X_AN_PAUSE (3<<7) /* Bit 8.. 7: Pause Bits */
  749. #define PHY_X_AN_HD (1<<6) /* Bit 6: Half Duplex */
  750. #define PHY_X_AN_FD (1<<5) /* Bit 5: Full Duplex */
  751. /* Bit 4.. 0: reserved */
  753. /***** PHY_BCOM_AUNE_ADV 16 bit r/w Autoneg Advertisement *****/
  754. /***** PHY_BCOM_AUNE_LP 16 bit ro Link Partner Ability Reg *****/
  755. /* PHY_AN_NXT_PG (see XMAC) Bit 15: Request Next Page */
  756. /* Bit 14: reserved */
  757. #define PHY_B_AN_RF (1<<13) /* Bit 13: Remote Fault */
  758. /* Bit 12: reserved */
  759. #define PHY_B_AN_ASP (1<<11) /* Bit 11: Asymetric Pause */
  760. #define PHY_B_AN_PC (1<<10) /* Bit 10: Pause Capable */
  761. /* Bit 9..5: 100/10 BT cap bits ingnored */
  762. #define PHY_B_AN_SEL (0x1f<<0)/* Bit 4..0: Selector Field, 00001=Ethernet*/
  764. /***** PHY_LONE_AUNE_ADV 16 bit r/w Autoneg Advertisement *****/
  765. /***** PHY_LONE_AUNE_LP 16 bit ro Link Partner Ability Reg *****/
  766. /* PHY_AN_NXT_PG (see XMAC) Bit 15: Request Next Page */
  767. /* Bit 14: reserved */
  768. #define PHY_L_AN_RF (1<<13) /* Bit 13: Remote Fault */
  769. /* Bit 12: reserved */
  770. #define PHY_L_AN_ASP (1<<11) /* Bit 11: Asymetric Pause */
  771. #define PHY_L_AN_PC (1<<10) /* Bit 10: Pause Capable */
  772. /* Bit 9..5: 100/10 BT cap bits ingnored */
  773. #define PHY_L_AN_SEL (0x1f<<0)/* Bit 4..0: Selector Field, 00001=Ethernet*/
  775. /***** PHY_NAT_AUNE_ADV 16 bit r/w Autoneg Advertisement *****/
  776. /***** PHY_NAT_AUNE_LP 16 bit ro Link Partner Ability Reg *****/
  777. /* PHY_AN_NXT_PG (see XMAC) Bit 15: Request Next Page */
  778. /* Bit 14: reserved */
  779. #define PHY_N_AN_RF (1<<13) /* Bit 13: Remote Fault */
  780. /* Bit 12: reserved */
  781. #define PHY_N_AN_100F (1<<11) /* Bit 11: 100Base-T2 FD Support */
  782. #define PHY_N_AN_100H (1<<10) /* Bit 10: 100Base-T2 HD Support */
  783. /* Bit 9..5: 100/10 BT cap bits ingnored */
  784. #define PHY_N_AN_SEL (0x1f<<0)/* Bit 4..0: Selector Field, 00001=Ethernet*/
  786. /* field type definition for PHY_x_AN_SEL */
  787. #define PHY_SEL_TYPE 0x01 /* 00001 = Ethernet */
  789. /***** PHY_XMAC_AUNE_EXP 16 bit ro Autoneg Expansion Reg *****/
  790. /* Bit 15..4: reserved */
  791. #define PHY_AN_LP_NP (1<<3) /* Bit 3: Link Partner can Next Page */
  792. #define PHY_AN_LOC_NP (1<<2) /* Bit 2: Local PHY can Next Page */
  793. #define PHY_AN_RX_PG (1<<1) /* Bit 1: Page Received */
  794. /* Bit 0: reserved */
  796. /***** PHY_BCOM_AUNE_EXP 16 bit ro Autoneg Expansion Reg *****/
  797. /* Bit 15..5: reserved */
  798. #define PHY_B_AN_PDF (1<<4) /* Bit 4: Parallel Detection Fault */
  799. /* PHY_AN_LP_NP (see XMAC) Bit 3: Link Partner can Next Page */
  800. /* PHY_AN_LOC_NP (see XMAC) Bit 2: Local PHY can Next Page */
  801. /* PHY_AN_RX_PG (see XMAC) Bit 1: Page Received */
  802. #define PHY_B_AN_LP_CAP (1<<0) /* Bit 0: Link Partner Autoneg Cap. */ 
  804. /***** PHY_LONE_AUNE_EXP 16 bit ro Autoneg Expansion Reg *****/
  805. #define PHY_L_AN_BP (1<<5) /* Bit 5: Base Page Indication */
  806. #define PHY_L_AN_PDF (1<<4) /* Bit 4: Parallel Detection Fault */
  807. /* PHY_AN_LP_NP (see XMAC) Bit 3: Link Partner can Next Page */
  808. /* PHY_AN_LOC_NP (see XMAC) Bit 2: Local PHY can Next Page */
  809. /* PHY_AN_RX_PG (see XMAC) Bit 1: Page Received */
  810. #define PHY_B_AN_LP_CAP (1<<0) /* Bit 0: Link Partner Autoneg Cap. */ 
  813. /***** PHY_XMAC_NEPG 16 bit r/w Next Page Register *****/
  814. /***** PHY_BCOM_NEPG 16 bit r/w Next Page Register *****/
  815. /***** PHY_LONE_NEPG 16 bit r/w Next Page Register *****/
  816. /***** PHY_XMAC_NEPG_LP 16 bit ro Next Page Link Partner *****/
  817. /***** PHY_BCOM_NEPG_LP 16 bit ro Next Page Link Partner *****/
  818. /***** PHY_LONE_NEPG_LP 16 bit ro Next Page Link Partner *****/
  819. #define PHY_NP_MORE (1<<15) /* Bit 15: More, Next Pages to follow */
  820. #define PHY_NP_ACK1 (1<<14) /* Bit 14: (ro) Ack 1, for receiving a message*/
  821. #define PHY_NP_MSG_VAL (1<<13) /* Bit 13: Message Page valid */
  822. #define PHY_NP_ACK2 (1<<12) /* Bit 12: Ack 2, comply with msg content*/
  823. #define PHY_NP_TOG (1<<11) /* Bit 11: Toggle Bit, ensure sync */
  824. #define PHY_NP_MSG 0x07ff /* Bit 10..0: Message from/to Link Partner */
  826. /*
  827.  * XMAC-Specific
  828.  */
  829. /***** PHY_XMAC_EXT_STAT 16 bit r/w Extended Status Register *****/
  830. #define PHY_X_EX_FD (1<<15) /* Bit 15: Device Supports Full Duplex */
  831. #define PHY_X_EX_HD (1<<14) /* Bit 14: Device Supports Half Duplex */
  832. /* Bit 13..0: reserved */
  834. /***** PHY_XMAC_RES_ABI 16 bit ro PHY Resolved Ability *****/
  835. /* Bit 15..9: reserved */
  836. #define PHY_X_RS_PAUSE (3<<7) /* Bit 8..7: selected Pause Mode */
  837. #define PHY_X_RS_HD (1<<6) /* Bit 6: Half Duplex Mode selected */
  838. #define PHY_X_RS_FD (1<<5) /* Bit 5: Full Duplex Mode selected */
  839. #define PHY_X_RS_ABLMIS (1<<4) /* Bit 4: duplex or pause cap mismatch */
  840. #define PHY_X_RS_PAUMIS (1<<3) /* Bit 3: pause capability missmatch */
  841. /* Bit 2..0: reserved */
  842. /*
  843.  * Remote Fault Bits (PHY_X_AN_RFB) encoding
  844.  */
  845. #define X_RFB_OK (0<<12) /* Bit 12..13 No errors, Link OK */
  846. #define X_RFB_LF (1<<12) /* Bit 12..13 Link Failure */
  847. #define X_RFB_OFF (2<<12) /* Bit 12..13 Offline */
  848. #define X_RFB_AN_ERR (3<<12) /* Bit 12..13 Autonegotiation Error */
  850. /*
  851.  * Pause Bits (PHY_X_AN_PAUSE and PHY_X_RS_PAUSE) encoding
  852.  */
  853. #define PHY_X_P_NO_PAUSE (0<<7) /* Bit 8..7: no Pause Mode */
  854. #define PHY_X_P_SYM_MD (1<<7) /* Bit 8..7: symmetric Pause Mode */
  855. #define PHY_X_P_ASYM_MD (2<<7) /* Bit 8..7: asymmetric Pause Mode */
  856. #define PHY_X_P_BOTH_MD (3<<7) /* Bit 8..7: both Pause Mode */
  859. /*
  860.  * Broadcom-Specific
  861.  */
  862. /***** PHY_BCOM_1000T_CTRL 16 bit r/w 1000Base-T Control Reg *****/
  863. #define PHY_B_1000C_TEST (7<<13) /* Bit 15..13: Test Modes */
  864. #define PHY_B_1000C_MSE (1<<12) /* Bit 12: Master/Slave Enable */
  865. #define PHY_B_1000C_MSC (1<<11) /* Bit 11: M/S Configuration */
  866. #define PHY_B_1000C_RD (1<<10) /* Bit 10: Repeater/DTE */
  867. #define PHY_B_1000C_AFD (1<<9) /* Bit 9: Advertise Full Duplex */
  868. #define PHY_B_1000C_AHD (1<<8) /* Bit 8: Advertise Half Duplex */
  869. /* Bit 7..0: reserved */
  871. /***** PHY_BCOM_1000T_STAT 16 bit ro 1000Base-T Status Reg *****/
  872. #define PHY_B_1000S_MSF (1<<15) /* Bit 15: Master/Slave Fault */
  873. #define PHY_B_1000S_MSR (1<<14) /* Bit 14: Master/Slave Result */
  874. #define PHY_B_1000S_LRS (1<<13) /* Bit 13: Local Receiver Status */
  875. #define PHY_B_1000S_RRS (1<<12) /* Bit 12: Remote Receiver Status */
  876. #define PHY_B_1000S_LP_FD (1<<11) /* Bit 11: Link Partner can FD */
  877. #define PHY_B_1000S_LP_HD (1<<10) /* Bit 10: Link Partner can HD */
  878. /* Bit 9..8: reserved */
  879. #define PHY_B_1000S_IEC (255<<0)/* Bit 7..0: Idle Error Count */
  881. /***** PHY_BCOM_EXT_STAT 16 bit ro Extended Status Register *****/
  882. #define PHY_B_ES_X_FD_CAP (1<<15) /* Bit 15: 1000Base-X FD capable */
  883. #define PHY_B_ES_X_HD_CAP (1<<14) /* Bit 14: 1000Base-X HD capable */
  884. #define PHY_B_ES_T_FD_CAP (1<<13) /* Bit 13: 1000Base-T FD capable */
  885. #define PHY_B_ES_T_HD_CAP (1<<12) /* Bit 12: 1000Base-T HD capable */
  886. /* Bit 11..0: reserved */
  888. /***** PHY_BCOM_P_EXT_CTRL 16 bit r/w PHY Extended Control Reg *****/
  889. #define PHY_B_PEC_MAC_PHY (1<<15) /* Bit 15: 10BIT/GMI-Interface */
  890. #define PHY_B_PEC_DIS_CROSS (1<<14) /* Bit 14: Disable MDI Crossover */
  891. #define PHY_B_PEC_TX_DIS (1<<13) /* Bit 13: Tx output Disabled */
  892. #define PHY_B_PEC_INT_DIS (1<<12) /* Bit 12: Interrupts Disabled */
  893. #define PHY_B_PEC_F_INT (1<<11) /* Bit 11: Force Interrupt */
  894. #define PHY_B_PEC_BY_45 (1<<10) /* Bit 10: Bypass 4B5B-Decoder */
  895. #define PHY_B_PEC_BY_SCR (1<<9) /* Bit  9: Bypass Scrambler */
  896. #define PHY_B_PEC_BY_MLT3 (1<<8) /* Bit  8: Bypass MLT3 Encoder */
  897. #define PHY_B_PEC_BY_RXA (1<<7) /* Bit  7: Bypass Rx Alignm. */
  898. #define PHY_B_PEC_RES_SCR (1<<6) /* Bit  6: Reset Scrambler */
  899. #define PHY_B_PEC_EN_LTR (1<<5) /* Bit  5: Ena LED Traffic Mode */
  900. #define PHY_B_PEC_LED_ON (1<<4) /* Bit  4: Force LED's on */
  901. #define PHY_B_PEC_LED_OFF (1<<3) /* Bit  3: Force LED's off */
  902. #define PHY_B_PEC_EX_IPG (1<<2) /* Bit  2: Extend Tx IPG Mode */
  903. #define PHY_B_PEC_3_LED (1<<1) /* Bit  1: Three Link LED mode */
  904. #define PHY_B_PEC_HIGH_LA (1<<0) /* Bit  0: GMII Fifo Elasticy */
  906. /***** PHY_BCOM_P_EXT_STAT 16 bit ro PHY Extended Status Reg *****/
  907. /* Bit 15..14: reserved */
  908. #define PHY_B_PES_CROSS_STAT (1<<13) /* Bit 13: MDI Crossover Status */
  909. #define PHY_B_PES_INT_STAT (1<<12) /* Bit 12: Interrupt Status */
  910. #define PHY_B_PES_RRS (1<<11) /* Bit 11: Remote Receiver Stat. */
  911. #define PHY_B_PES_LRS (1<<10) /* Bit 10: Local Receiver Stat. */
  912. #define PHY_B_PES_LOCKED (1<<9) /* Bit  9: Locked */
  913. #define PHY_B_PES_LS (1<<8) /* Bit  8: Link Status */
  914. #define PHY_B_PES_RF (1<<7) /* Bit  7: Remote Fault */
  915. #define PHY_B_PES_CE_ER (1<<6) /* Bit  6: Carrier Ext Error */
  916. #define PHY_B_PES_BAD_SSD (1<<5) /* Bit  5: Bad SSD */
  917. #define PHY_B_PES_BAD_ESD (1<<4) /* Bit  4: Bad ESD */
  918. #define PHY_B_PES_RX_ER (1<<3) /* Bit  3: Receive Error */
  919. #define PHY_B_PES_TX_ER (1<<2) /* Bit  2: Transmit Error */
  920. #define PHY_B_PES_LOCK_ER (1<<1) /* Bit  1: Lock Error */
  921. #define PHY_B_PES_MLT3_ER (1<<0) /* Bit  0: MLT3 code Error */
  923. /***** PHY_BCOM_FC_CTR 16 bit r/w False Carrier Counter *****/
  924. /* Bit 15..8: reserved */
  925. #define PHY_B_FC_CTR (255<<0)/* Bit 7..0: False Carrier Counter */
  927. /***** PHY_BCOM_RNO_CTR 16 bit r/w Receive NOT_OK Counter *****/
  928. #define PHY_B_RC_LOC (255<<8)/* Bit 15..8: Local Rx NOT_OK cnt */
  929. #define PHY_B_RC_REM (255<<0)/* Bit  7..0: Remote Rx NOT_OK cnt */
  931. /***** PHY_BCOM_AUX_CTRL 16 bit r/w Auxiliary Control Reg *****/
  932. #define PHY_B_AC_L_SQE (1<<15) /* Bit 15: Low Squelch */
  933. #define PHY_B_AC_LONG_PACK (1<<14) /* Bit 14: Rx Long Packets */
  934. #define PHY_B_AC_ER_CTRL (3<<12) /* Bit 13..12: Edgerate Control */
  935. /* Bit 11: reserved */
  936. #define PHY_B_AC_TX_TST (1<<10) /* Bit 10: tx test bit, always 1 */
  937. /* Bit  9.. 8: reserved */
  938. #define PHY_B_AC_DIS_PRF (1<<7) /* Bit  7: dis part resp filter */
  939. /* Bit  6: reserved */
  940. #define PHY_B_AC_DIS_PM (1<<5) /* Bit  5: dis power management */
  941. /* Bit  4: reserved */
  942. #define PHY_B_AC_DIAG (1<<3) /* Bit  3: Diagnostic Mode */
  943. /* Bit  2.. 0: reserved */
  945. /***** PHY_BCOM_AUX_STAT 16 bit ro Auxiliary Status Reg *****/
  946. #define PHY_B_AS_AN_C (1<<15) /* Bit 15: AutoNeg complete */
  947. #define PHY_B_AS_AN_CA (1<<14) /* Bit 14: AN Complete Ack */
  948. #define PHY_B_AS_ANACK_D (1<<13) /* Bit 13: AN Ack Detect */
  949. #define PHY_B_AS_ANAB_D (1<<12) /* Bit 12: AN Ability Detect */
  950. #define PHY_B_AS_NPW (1<<11) /* Bit 11: AN Next Page Wait */
  951. #define PHY_B_AS_AN_RES (7<<8) /* Bit 10..8: AN HDC */
  952. #define PHY_B_AS_PDF (1<<7) /* Bit  7: Parallel Detect. Fault*/
  953. #define PHY_B_AS_RF (1<<6) /* Bit  6: Remote Fault */
  954. #define PHY_B_AS_ANP_R (1<<5) /* Bit  5: AN Page Received */
  955. #define PHY_B_AS_LP_ANAB (1<<4) /* Bit  4: LP AN Ability */
  956. #define PHY_B_AS_LP_NPAB (1<<3) /* Bit  3: LP Next Page Ability */
  957. #define PHY_B_AS_LS (1<<2) /* Bit  2: Link Status */
  958. #define PHY_B_AS_PRR (1<<1) /* Bit  1: Pause Resolution-Rx */
  959. #define PHY_B_AS_PRT (1<<0) /* Bit  0: Pause Resolution-Tx */
  961. /***** PHY_BCOM_INT_STAT 16 bit ro Interrupt Status Reg *****/
  962. /***** PHY_BCOM_INT_MASK 16 bit r/w Interrupt Mask Reg *****/
  963. /* Bit 15: reserved */
  964. #define PHY_B_IS_PSE (1<<14) /* Bit 14: Pair Swap Error */
  965. #define PHY_B_IS_MDXI_SC (1<<13) /* Bit 13: MDIX Status Change */
  966. #define PHY_B_IS_HCT (1<<12) /* Bit 12: counter above 32k */
  967. #define PHY_B_IS_LCT (1<<11) /* Bit 11: counter above 128 */
  968. #define PHY_B_IS_AN_PR (1<<10) /* Bit 10: Page Received */
  969. #define PHY_B_IS_NO_HDCL (1<<9) /* Bit  9: No HCD Link */
  970. #define PHY_B_IS_NO_HDC (1<<8) /* Bit  8: No HCD */
  971. #define PHY_B_IS_NEG_USHDC (1<<7) /* Bit  7: Negotiated Unsup. HCD */
  972. #define PHY_B_IS_SCR_S_ER (1<<6) /* Bit  6: Scrambler Sync Error */
  973. #define PHY_B_IS_RRS_CHANGE (1<<5) /* Bit  5: Remote Rx Stat Change */
  974. #define PHY_B_IS_LRS_CHANGE (1<<4) /* Bit  4: Local Rx Stat Change */
  975. #define PHY_B_IS_DUP_CHANGE (1<<3) /* Bit  3: Duplex Mode Change */
  976. #define PHY_B_IS_LSP_CHANGE (1<<2) /* Bit  2: Link Speed Change */
  977. #define PHY_B_IS_LST_CHANGE (1<<1) /* Bit  1: Link Status Changed */
  978. #define PHY_B_IS_CRC_ER (1<<0) /* Bit  0: CRC Error */
  980. #define PHY_B_DEF_MSK (~(PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
  982. /*
  983.  * Pause Bits (PHY_B_AN_ASP and PHY_B_AN_PC) encoding
  984.  */
  985. #define PHY_B_P_NO_PAUSE (0<<10) /* Bit 11..10: no Pause Mode */
  986. #define PHY_B_P_SYM_MD (1<<10) /* Bit 11..10: symmetric Pause Mode */
  987. #define PHY_B_P_ASYM_MD (2<<10) /* Bit 11..10: asymmetric Pause Mode */
  988. #define PHY_B_P_BOTH_MD (3<<10) /* Bit 11..10: both Pause Mode */
  990. /*
  991.  * Resolved Duplex mode and Capabilities (Aux Status Summary Reg)
  992.  */
  993. #define PHY_B_RES_1000FD (7<<8) /* Bit 10..8: 1000Base-T Full Dup. */
  994. #define PHY_B_RES_1000HD (6<<8) /* Bit 10..8: 1000Base-T Half Dup. */
  995. /* others: 100/10: invalid for us */
  997. /*
  998.  * Level One-Specific
  999.  */
  1000. /***** PHY_LONE_1000T_CTRL 16 bit r/w 1000Base-T Control Reg *****/
  1001. #define PHY_L_1000C_TEST (7<<13) /* Bit 15..13: Test Modes */
  1002. #define PHY_L_1000C_MSE (1<<12) /* Bit 12: Master/Slave Enable */
  1003. #define PHY_L_1000C_MSC (1<<11) /* Bit 11: M/S Configuration */
  1004. #define PHY_L_1000C_RD (1<<10) /* Bit 10: Repeater/DTE */
  1005. #define PHY_L_1000C_AFD (1<<9) /* Bit 9: Advertise Full Duplex */
  1006. #define PHY_L_1000C_AHD (1<<8) /* Bit 8: Advertise Half Duplex */
  1007. /* Bit 7..0: reserved */
  1009. /***** PHY_LONE_1000T_STAT 16 bit ro 1000Base-T Status Reg *****/
  1010. #define PHY_L_1000S_MSF (1<<15) /* Bit 15: Master/Slave Fault */
  1011. #define PHY_L_1000S_MSR (1<<14) /* Bit 14: Master/Slave Result */
  1012. #define PHY_L_1000S_LRS (1<<13) /* Bit 13: Local Receiver Status */
  1013. #define PHY_L_1000S_RRS (1<<12) /* Bit 12: Remote Receiver Status*/
  1014. #define PHY_L_1000S_LP_FD (1<<11) /* Bit 11: Link Partner can FD */
  1015. #define PHY_L_1000S_LP_HD (1<<10) /* Bit 10: Link Partner can HD */
  1016. /* Bit 9..8: reserved */
  1017. #define PHY_B_1000S_IEC (255<<0)/* Bit 7..0: Idle Error Count */
  1019. /***** PHY_LONE_EXT_STAT 16 bit ro Extended Status Register *****/
  1020. #define PHY_L_ES_X_FD_CAP (1<<15) /* Bit 15: 1000Base-X FD capable */
  1021. #define PHY_L_ES_X_HD_CAP (1<<14) /* Bit 14: 1000Base-X HD capable */
  1022. #define PHY_L_ES_T_FD_CAP (1<<13) /* Bit 13: 1000Base-T FD capable */
  1023. #define PHY_L_ES_T_HD_CAP (1<<12) /* Bit 12: 1000Base-T HD capable */
  1024. /* Bit 11..0: reserved */
  1026. /***** PHY_LONE_PORT_CFG 16 bit r/w Port Configuration Reg *****/
  1027. #define PHY_L_PC_REP_MODE (1<<15) /* Bit 15: Repeater Mode */
  1028. /* Bit 14: reserved */
  1029. #define PHY_L_PC_TX_DIS (1<<13) /* Bit 13: Tx output Disabled */
  1030. #define PHY_L_PC_BY_SCR (1<<12) /* Bit 12: Bypass Scrambler */
  1031. #define PHY_L_PC_BY_45 (1<<11) /* Bit 11: Bypass 4B5B-Decoder */
  1032. #define PHY_L_PC_JAB_DIS (1<<10) /* Bit 10: Jabber Disabled */
  1033. #define PHY_L_PC_SQE (1<<9) /* Bit 9: Enable Heartbeat */
  1034. #define PHY_L_PC_TP_LOOP (1<<8) /* Bit 8: TP Loopback */
  1035. #define PHY_L_PC_SSS (1<<7) /* Bit 7: Smart Speed Selection */
  1036. #define PHY_L_PC_FIFO_SIZE (1<<6) /* Bit 6: FIFO Size */
  1037. #define PHY_L_PC_PRE_EN (1<<5) /* Bit 5: Preamble Enable */
  1038. #define PHY_L_PC_CIM (1<<4) /* Bit 4: Carrier Integrity Mon */
  1039. #define PHY_L_PC_10_SER (1<<3) /* Bit 3: Use Serial Output */
  1040. #define PHY_L_PC_ANISOL (1<<2) /* Bit 2: Unisolate Port */
  1041. #define PHY_L_PC_TEN_BIT (1<<1) /* Bit 1: 10bit iface mode on */
  1042. #define PHY_L_PC_ALTCLOCK (1<<0) /* Bit 0: (ro) ALTCLOCK Mode on */
  1044. /***** PHY_LONE_Q_STAT 16 bit ro Quick Status Reg *****/
  1045. #define PHY_L_QS_D_RATE (3<<14) /* Bit 15..14: Data Rate */
  1046. #define PHY_L_QS_TX_STAT (1<<13) /* Bit 13: Transmitting */
  1047. #define PHY_L_QS_RX_STAT (1<<12) /* Bit 12: Receiving */
  1048. #define PHY_L_QS_COL_STAT (1<<11) /* Bit 11: Collision */
  1049. #define PHY_L_QS_L_STAT (1<<10) /* Bit 10: Link is up */
  1050. #define PHY_L_QS_DUP_MOD (1<<9) /* Bit 9: Full/Half Duplex */
  1051. #define PHY_L_QS_AN (1<<8) /* Bit 8: AutoNeg is On */
  1052. #define PHY_L_QS_AN_C (1<<7) /* Bit 7: AN is Complete */
  1053. #define PHY_L_QS_LLE (7<<4) /* Bit 6: Line Length Estim. */
  1054. #define PHY_L_QS_PAUSE (1<<3) /* Bit 3: LP advertised Pause */
  1055. #define PHY_L_QS_AS_PAUSE (1<<2) /* Bit 2: LP adv. asym. Pause */
  1056. #define PHY_L_QS_ISOLATE (1<<1) /* Bit 1: CIM Isolated */
  1057. #define PHY_L_QS_EVENT (1<<0) /* Bit 0: Event has occurred */
  1059. /***** PHY_LONE_INT_ENAB 16 bit r/w Interrupt Enable Reg *****/
  1060. /***** PHY_LONE_INT_STAT 16 bit ro Interrupt Status Reg *****/
  1061. /* Bit 15..14: reserved */
  1062. #define PHY_L_IS_AN_F (1<<13) /* Bit 13: Autoneg fault */
  1063. /* Bit 12: not described */
  1064. #define PHY_L_IS_CROSS (1<<11) /* Bit 11: Crossover used */
  1065. #define PHY_L_IS_POL (1<<10) /* Bit 10: Polarity correct. used*/
  1066. #define PHY_L_IS_SS (1<<9) /* Bit 9: Smart Speed Downgrade*/
  1067. #define PHY_L_IS_CFULL (1<<8) /* Bit 8: Counter Full */
  1068. #define PHY_L_IS_AN_C (1<<7) /* Bit 7: AutoNeg Complete */
  1069. #define PHY_L_IS_SPEED (1<<6) /* Bit 6: Speed Changed */
  1070. #define PHY_L_IS_DUP (1<<5) /* Bit 5: Duplex Changed */
  1071. #define PHY_L_IS_LS (1<<4) /* Bit 4: Link Status Changed */
  1072. #define PHY_L_IS_ISOL (1<<3) /* Bit 3: Isolate Occured */
  1073. #define PHY_L_IS_MDINT (1<<2) /* Bit 2: (ro) STAT: MII Int Pending */
  1074. #define PHY_L_IS_INTEN (1<<1) /* Bit 1: ENAB: Enable IRQs */
  1075. #define PHY_L_IS_FORCE (1<<0) /* Bit 0: ENAB: Force Interrupt */
  1077. /* int. mask */
  1078. #define PHY_L_DEF_MSK (PHY_L_IS_LS | PHY_L_IS_ISOL | PHY_L_IS_INTEN)
  1080. /***** PHY_LONE_LED_CFG 16 bit r/w LED Configuration Reg *****/
  1081. #define PHY_L_LC_LEDC (3<<14) /* Bit 15..14: Col/Blink/On/Off */
  1082. #define PHY_L_LC_LEDR (3<<12) /* Bit 13..12: Rx/Blink/On/Off */
  1083. #define PHY_L_LC_LEDT (3<<10) /* Bit 11..10: Tx/Blink/On/Off */
  1084. #define PHY_L_LC_LEDG (3<<8) /* Bit 9..8: Giga/Blink/On/Off */
  1085. #define PHY_L_LC_LEDS (3<<6) /* Bit 7..6: 10-100/Blink/On/Off */
  1086. #define PHY_L_LC_LEDL (3<<4) /* Bit 5..4: Link/Blink/On/Off */
  1087. #define PHY_L_LC_LEDF (3<<2) /* Bit 3..2: Duplex/Blink/On/Off */
  1088. #define PHY_L_LC_PSTRECH (1<<1) /* Bit 1: Strech LED Pulses */
  1089. #define PHY_L_LC_FREQ (1<<0) /* Bit 0: 30/100 ms */
  1091. /***** PHY_LONE_PORT_CTRL 16 bit r/w Port Control Reg *****/
  1092. #define PHY_L_PC_TX_TCLK (1<<15) /* Bit 15: Enable TX_TCLK */
  1093. /* Bit 14: reserved */
  1094. #define PHY_L_PC_ALT_NP (1<<13) /* Bit 14: Alternate Next Page */
  1095. #define PHY_L_PC_GMII_ALT (1<<12) /* Bit 13: Alternate GMII driver */
  1096. /* Bit 11: reserved */
  1097. #define PHY_L_PC_TEN_CRS (1<<10) /* Bit 10: Extend CRS*/
  1098. /* Bit 9..0: not described */
  1100. /***** PHY_LONE_CIM 16 bit ro CIM Reg *****/
  1101. #define PHY_L_CIM_ISOL (255<<8)/* Bit 15..8: Isolate Count */
  1102. #define PHY_L_CIM_FALSE_CAR (255<<0)/* Bit  7..0: False Carrier Count */
  1105. /*
  1106.  * Pause Bits (PHY_L_AN_ASP and PHY_L_AN_PC) encoding
  1107.  */
  1108. #define PHY_L_P_NO_PAUSE (0<<10) /* Bit 11..10: no Pause Mode */
  1109. #define PHY_L_P_SYM_MD (1<<10) /* Bit 11..10: symmetric Pause Mode */
  1110. #define PHY_L_P_ASYM_MD (2<<10) /* Bit 11..10: asymmetric Pause Mode */
  1111. #define PHY_L_P_BOTH_MD (3<<10) /* Bit 11..10: both Pause Mode */
  1114. /*
  1115.  * National-Specific
  1116.  */
  1117. /***** PHY_NAT_1000T_CTRL 16 bit r/w 1000Base-T Control Reg *****/
  1118. #define PHY_N_1000C_TEST (7<<13) /* Bit 15..13: Test Modes */
  1119. #define PHY_N_1000C_MSE (1<<12) /* Bit 12: Master/Slave Enable */
  1120. #define PHY_N_1000C_MSC (1<<11) /* Bit 11: M/S Configuration */
  1121. #define PHY_N_1000C_RD (1<<10) /* Bit 10: Repeater/DTE */
  1122. #define PHY_N_1000C_AFD (1<<9) /* Bit 9: Advertise Full Duplex */
  1123. #define PHY_N_1000C_AHD (1<<8) /* Bit 8: Advertise Half Duplex */
  1124. #define PHY_N_1000C_APC (1<<7) /* Bit 7: Asymetric Pause Cap. */
  1125. /* Bit 6..0: reserved */
  1127. /***** PHY_NAT_1000T_STAT 16 bit ro 1000Base-T Status Reg *****/
  1128. #define PHY_N_1000S_MSF (1<<15) /* Bit 15: Master/Slave Fault */
  1129. #define PHY_N_1000S_MSR (1<<14) /* Bit 14: Master/Slave Result */
  1130. #define PHY_N_1000S_LRS (1<<13) /* Bit 13: Local Receiver Status */
  1131. #define PHY_N_1000S_RRS (1<<12) /* Bit 12: Remote Receiver Status*/
  1132. #define PHY_N_1000S_LP_FD (1<<11) /* Bit 11: Link Partner can FD */
  1133. #define PHY_N_1000S_LP_HD (1<<10) /* Bit 10: Link Partner can HD */
  1134. #define PHY_N_1000C_LP_APC (1<<9) /* Bit 9: LP Asym. Pause Cap. */
  1135. /* Bit 8: reserved */
  1136. #define PHY_N_1000S_IEC (255<<0)/* Bit 7..0: Idle Error Count */
  1138. /***** PHY_NAT_EXT_STAT 16 bit ro Extended Status Register *****/
  1139. #define PHY_N_ES_X_FD_CAP (1<<15) /* Bit 15: 1000Base-X FD capable */
  1140. #define PHY_N_ES_X_HD_CAP (1<<14) /* Bit 14: 1000Base-X HD capable */
  1141. #define PHY_N_ES_T_FD_CAP (1<<13) /* Bit 13: 1000Base-T FD capable */
  1142. #define PHY_N_ES_T_HD_CAP (1<<12) /* Bit 12: 1000Base-T HD capable */
  1143. /* Bit 11..0: reserved */
  1145. /* todo: those are still missing */
  1146. /***** PHY_NAT_EXT_CTRL1 16 bit ro Extended Control Reg1 *****/
  1147. /***** PHY_NAT_Q_STAT1 16 bit ro Quick Status Reg1 *****/
  1148. /***** PHY_NAT_10B_OP 16 bit ro 10Base-T Operations Reg *****/
  1149. /***** PHY_NAT_EXT_CTRL2 16 bit ro Extended Control Reg1 *****/
  1150. /***** PHY_NAT_Q_STAT2 16 bit ro Quick Status Reg2 *****/
  1151. /***** PHY_NAT_PHY_ADDR 16 bit ro PHY Address Register *****/
  1153. /* typedefs *******************************************************************/
  1156. /* function prototypes ********************************************************/
  1158. #ifdef __cplusplus
  1159. }
  1160. #endif /* __cplusplus */
  1162. #endif /* __INC_XMAC_H */