开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
mipsregs.h
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：22k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

mipsregs.h：源码内容
  1. /*
  2.  * This file is subject to the terms and conditions of the GNU General Public
  3.  * License.  See the file "COPYING" in the main directory of this archive
  4.  * for more details.
  5.  *
  6.  * Copyright (C) 1994, 1995, 1996, 1997, 2000, 2001 by Ralf Baechle
  7.  * Copyright (C) 2000 Silicon Graphics, Inc.
  8.  * Modified for further R[236]000 support by Paul M. Antoine, 1996.
  9.  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  10.  * Copyright (C) 2000 MIPS Technologies, Inc.  All rights reserved.
  11.  */
  12. #ifndef _ASM_MIPSREGS_H
  13. #define _ASM_MIPSREGS_H
  15. #include <linux/config.h>
  16. #include <linux/linkage.h>
  18. /*
  19.  * The following macros are especially useful for __asm__
  20.  * inline assembler.
  21.  */
  22. #ifndef __STR
  23. #define __STR(x) #x
  24. #endif
  25. #ifndef STR
  26. #define STR(x) __STR(x)
  27. #endif
  29. /*
  30.  * Coprocessor 0 register names
  31.  */
  32. #define CP0_INDEX $0
  33. #define CP0_RANDOM $1
  34. #define CP0_ENTRYLO0 $2
  35. #define CP0_ENTRYLO1 $3
  36. #define CP0_CONF $3
  37. #define CP0_CONTEXT $4
  38. #define CP0_PAGEMASK $5
  39. #define CP0_WIRED $6
  40. #define CP0_INFO $7
  41. #define CP0_BADVADDR $8
  42. #define CP0_COUNT $9
  43. #define CP0_ENTRYHI $10
  44. #define CP0_COMPARE $11
  45. #define CP0_STATUS $12
  46. #define CP0_CAUSE $13
  47. #define CP0_EPC $14
  48. #define CP0_PRID $15
  49. #define CP0_CONFIG $16
  50. #define CP0_LLADDR $17
  51. #define CP0_WATCHLO $18
  52. #define CP0_WATCHHI $19
  53. #define CP0_XCONTEXT $20
  54. #define CP0_FRAMEMASK $21
  55. #define CP0_DIAGNOSTIC $22
  56. #define CP0_DEBUG $23
  57. #define CP0_DEPC $24
  58. #define CP0_PERFORMANCE $25
  59. #define CP0_ECC $26
  60. #define CP0_CACHEERR $27
  61. #define CP0_TAGLO $28
  62. #define CP0_TAGHI $29
  63. #define CP0_ERROREPC $30
  64. #define CP0_DESAVE $31
  66. /*
  67.  * R4640/R4650 cp0 register names.  These registers are listed
  68.  * here only for completeness; without MMU these CPUs are not useable
  69.  * by Linux.  A future ELKS port might take make Linux run on them
  70.  * though ...
  71.  */
  72. #define CP0_IBASE $0
  73. #define CP0_IBOUND $1
  74. #define CP0_DBASE $2
  75. #define CP0_DBOUND $3
  76. #define CP0_CALG $17
  77. #define CP0_IWATCH $18
  78. #define CP0_DWATCH $19
  80. /*
  81.  * Coprocessor 0 Set 1 register names
  82.  */
  83. #define CP0_S1_DERRADDR0  $26
  84. #define CP0_S1_DERRADDR1  $27
  85. #define CP0_S1_INTCONTROL $20
  87. /*
  88.  *  TX39 Series
  89.  */
  90. #define CP0_TX39_CACHE $7
  92. /*
  93.  * Coprocessor 1 (FPU) register names
  94.  */
  95. #define CP1_REVISION   $0
  96. #define CP1_STATUS     $31
  98. /*
  99.  * FPU Status Register Values
  100.  */
  101. /*
  102.  * Status Register Values
  103.  */
  105. #define FPU_CSR_FLUSH   0x01000000      /* flush denormalised results to 0 */
  106. #define FPU_CSR_COND    0x00800000      /* $fcc0 */
  107. #define FPU_CSR_COND0   0x00800000      /* $fcc0 */
  108. #define FPU_CSR_COND1   0x02000000      /* $fcc1 */
  109. #define FPU_CSR_COND2   0x04000000      /* $fcc2 */
  110. #define FPU_CSR_COND3   0x08000000      /* $fcc3 */
  111. #define FPU_CSR_COND4   0x10000000      /* $fcc4 */
  112. #define FPU_CSR_COND5   0x20000000      /* $fcc5 */
  113. #define FPU_CSR_COND6   0x40000000      /* $fcc6 */
  114. #define FPU_CSR_COND7   0x80000000      /* $fcc7 */
  116. /*
  117.  * X the exception cause indicator
  118.  * E the exception enable
  119.  * S the sticky/flag bit
  120. */
  121. #define FPU_CSR_ALL_X 0x0003f000
  122. #define FPU_CSR_UNI_X   0x00020000
  123. #define FPU_CSR_INV_X   0x00010000
  124. #define FPU_CSR_DIV_X   0x00008000
  125. #define FPU_CSR_OVF_X   0x00004000
  126. #define FPU_CSR_UDF_X   0x00002000
  127. #define FPU_CSR_INE_X   0x00001000
  129. #define FPU_CSR_ALL_E   0x00000f80
  130. #define FPU_CSR_INV_E   0x00000800
  131. #define FPU_CSR_DIV_E   0x00000400
  132. #define FPU_CSR_OVF_E   0x00000200
  133. #define FPU_CSR_UDF_E   0x00000100
  134. #define FPU_CSR_INE_E   0x00000080
  136. #define FPU_CSR_ALL_S   0x0000007c
  137. #define FPU_CSR_INV_S   0x00000040
  138. #define FPU_CSR_DIV_S   0x00000020
  139. #define FPU_CSR_OVF_S   0x00000010
  140. #define FPU_CSR_UDF_S   0x00000008
  141. #define FPU_CSR_INE_S   0x00000004
  143. /* rounding mode */
  144. #define FPU_CSR_RN      0x0     /* nearest */
  145. #define FPU_CSR_RZ      0x1     /* towards zero */
  146. #define FPU_CSR_RU      0x2     /* towards +Infinity */
  147. #define FPU_CSR_RD      0x3     /* towards -Infinity */
  150. /*
  151.  * Values for PageMask register
  152.  */
  153. #ifdef CONFIG_CPU_VR41XX
  155. /* Why doesn't stupidity hurt ... */
  157. #define PM_1K 0x00000000
  158. #define PM_4K 0x00001800
  159. #define PM_16K 0x00007800
  160. #define PM_64K 0x0001f800
  161. #define PM_256K 0x0007f800
  163. #else
  165. #define PM_4K 0x00000000
  166. #define PM_16K 0x00006000
  167. #define PM_64K 0x0001e000
  168. #define PM_256K 0x0007e000
  169. #define PM_1M 0x001fe000
  170. #define PM_4M 0x007fe000
  171. #define PM_16M 0x01ffe000
  172. #define PM_64M 0x07ffe000
  173. #define PM_256M 0x1fffe000
  175. #endif
  177. /*
  178.  * Values used for computation of new tlb entries
  179.  */
  180. #define PL_4K 12
  181. #define PL_16K 14
  182. #define PL_64K 16
  183. #define PL_256K 18
  184. #define PL_1M 20
  185. #define PL_4M 22
  186. #define PL_16M 24
  187. #define PL_64M 26
  188. #define PL_256M 28
  190. /*
  191.  * R4x00 interrupt enable / cause bits
  192.  */
  193. #define IE_SW0          (1<< 8)
  194. #define IE_SW1          (1<< 9)
  195. #define IE_IRQ0         (1<<10)
  196. #define IE_IRQ1         (1<<11)
  197. #define IE_IRQ2         (1<<12)
  198. #define IE_IRQ3         (1<<13)
  199. #define IE_IRQ4         (1<<14)
  200. #define IE_IRQ5         (1<<15)
  202. /*
  203.  * R4x00 interrupt cause bits
  204.  */
  205. #define C_SW0           (1<< 8)
  206. #define C_SW1           (1<< 9)
  207. #define C_IRQ0          (1<<10)
  208. #define C_IRQ1          (1<<11)
  209. #define C_IRQ2          (1<<12)
  210. #define C_IRQ3          (1<<13)
  211. #define C_IRQ4          (1<<14)
  212. #define C_IRQ5          (1<<15)
  214. /*
  215.  * Bitfields in the R4xx0 cp0 status register
  216.  */
  217. #define ST0_IE 0x00000001
  218. #define ST0_EXL 0x00000002
  219. #define ST0_ERL 0x00000004
  220. #define ST0_KSU 0x00000018
  221. #  define KSU_USER 0x00000010
  222. #  define KSU_SUPERVISOR 0x00000008
  223. #  define KSU_KERNEL 0x00000000
  224. #define ST0_UX 0x00000020
  225. #define ST0_SX 0x00000040
  226. #define ST0_KX  0x00000080
  227. #define ST0_DE 0x00010000
  228. #define ST0_CE 0x00020000
  230. /*
  231.  * Bitfields in the R[23]000 cp0 status register.
  232.  */
  233. #define ST0_IEC                 0x00000001
  234. #define ST0_KUC 0x00000002
  235. #define ST0_IEP 0x00000004
  236. #define ST0_KUP 0x00000008
  237. #define ST0_IEO 0x00000010
  238. #define ST0_KUO 0x00000020
  239. /* bits 6 & 7 are reserved on R[23]000 */
  240. #define ST0_ISC 0x00010000
  241. #define ST0_SWC 0x00020000
  242. #define ST0_CM 0x00080000
  244. /*
  245.  * Bits specific to the R4640/R4650
  246.  */
  247. #define ST0_UM                 (1   <<  4)
  248. #define ST0_IL                 (1   << 23)
  249. #define ST0_DL                 (1   << 24)
  251. /*
  252.  * Bitfields in the TX39 family CP0 Configuration Register 3
  253.  */
  254. #define TX39_CONF_ICS_SHIFT 19
  255. #define TX39_CONF_ICS_MASK 0x00380000
  256. #define TX39_CONF_ICS_1KB  0x00000000
  257. #define TX39_CONF_ICS_2KB  0x00080000
  258. #define TX39_CONF_ICS_4KB  0x00100000
  259. #define TX39_CONF_ICS_8KB  0x00180000
  260. #define TX39_CONF_ICS_16KB  0x00200000
  262. #define TX39_CONF_DCS_SHIFT 16
  263. #define TX39_CONF_DCS_MASK 0x00070000
  264. #define TX39_CONF_DCS_1KB  0x00000000
  265. #define TX39_CONF_DCS_2KB  0x00010000
  266. #define TX39_CONF_DCS_4KB  0x00020000
  267. #define TX39_CONF_DCS_8KB  0x00030000
  268. #define TX39_CONF_DCS_16KB  0x00040000
  270. #define TX39_CONF_CWFON  0x00004000
  271. #define TX39_CONF_WBON   0x00002000
  272. #define TX39_CONF_RF_SHIFT 10
  273. #define TX39_CONF_RF_MASK 0x00000c00
  274. #define TX39_CONF_DOZE 0x00000200
  275. #define TX39_CONF_HALT 0x00000100
  276. #define TX39_CONF_LOCK 0x00000080
  277. #define TX39_CONF_ICE 0x00000020
  278. #define TX39_CONF_DCE 0x00000010
  279. #define TX39_CONF_IRSIZE_SHIFT 2
  280. #define TX39_CONF_IRSIZE_MASK 0x0000000c
  281. #define TX39_CONF_DRSIZE_SHIFT 0
  282. #define TX39_CONF_DRSIZE_MASK 0x00000003
  284. /*
  285.  * Status register bits available in all MIPS CPUs.
  286.  */
  287. #define ST0_IM 0x0000ff00
  288. #define  STATUSB_IP0 8
  289. #define  STATUSF_IP0 (1   <<  8)
  290. #define  STATUSB_IP1 9
  291. #define  STATUSF_IP1 (1   <<  9)
  292. #define  STATUSB_IP2 10
  293. #define  STATUSF_IP2 (1   << 10)
  294. #define  STATUSB_IP3 11
  295. #define  STATUSF_IP3 (1   << 11)
  296. #define  STATUSB_IP4 12
  297. #define  STATUSF_IP4 (1   << 12)
  298. #define  STATUSB_IP5 13
  299. #define  STATUSF_IP5 (1   << 13)
  300. #define  STATUSB_IP6 14
  301. #define  STATUSF_IP6 (1   << 14)
  302. #define  STATUSB_IP7 15
  303. #define  STATUSF_IP7 (1   << 15)
  304. #define  STATUSB_IP8 0
  305. #define  STATUSF_IP8 (1   << 0)
  306. #define  STATUSB_IP9 1
  307. #define  STATUSF_IP9 (1   << 1)
  308. #define  STATUSB_IP10 2
  309. #define  STATUSF_IP10 (1   << 2)
  310. #define  STATUSB_IP11 3
  311. #define  STATUSF_IP11 (1   << 3)
  312. #define  STATUSB_IP12 4
  313. #define  STATUSF_IP12 (1   << 4)
  314. #define  STATUSB_IP13 5
  315. #define  STATUSF_IP13 (1   << 5)
  316. #define  STATUSB_IP14 6
  317. #define  STATUSF_IP14 (1   << 6)
  318. #define  STATUSB_IP15 7
  319. #define  STATUSF_IP15 (1   << 7)
  320. #define ST0_CH 0x00040000
  321. #define ST0_SR 0x00100000
  322. #define ST0_TS 0x00200000
  323. #define ST0_BEV 0x00400000
  324. #define ST0_RE 0x02000000
  325. #define ST0_FR 0x04000000
  326. #define ST0_CU 0xf0000000
  327. #define ST0_CU0 0x10000000
  328. #define ST0_CU1 0x20000000
  329. #define ST0_CU2 0x40000000
  330. #define ST0_CU3 0x80000000
  331. #define ST0_XX 0x80000000 /* MIPS IV naming */
  333. /*
  334.  * Bitfields and bit numbers in the coprocessor 0 cause register.
  335.  *
  336.  * Refer to your MIPS R4xx0 manual, chapter 5 for explanation.
  337.  */
  338. #define  CAUSEB_EXCCODE 2
  339. #define  CAUSEF_EXCCODE (31  <<  2)
  340. #define  CAUSEB_IP 8
  341. #define  CAUSEF_IP (255 <<  8)
  342. #define  CAUSEB_IP0 8
  343. #define  CAUSEF_IP0 (1   <<  8)
  344. #define  CAUSEB_IP1 9
  345. #define  CAUSEF_IP1 (1   <<  9)
  346. #define  CAUSEB_IP2 10
  347. #define  CAUSEF_IP2 (1   << 10)
  348. #define  CAUSEB_IP3 11
  349. #define  CAUSEF_IP3 (1   << 11)
  350. #define  CAUSEB_IP4 12
  351. #define  CAUSEF_IP4 (1   << 12)
  352. #define  CAUSEB_IP5 13
  353. #define  CAUSEF_IP5 (1   << 13)
  354. #define  CAUSEB_IP6 14
  355. #define  CAUSEF_IP6 (1   << 14)
  356. #define  CAUSEB_IP7 15
  357. #define  CAUSEF_IP7 (1   << 15)
  358. #define  CAUSEB_IV 23
  359. #define  CAUSEF_IV (1   << 23)
  360. #define  CAUSEB_CE 28
  361. #define  CAUSEF_CE (3   << 28)
  362. #define  CAUSEB_BD 31
  363. #define  CAUSEF_BD (1   << 31)
  365. /*
  366.  * Bits in the coprozessor 0 config register.
  367.  */
  368. #define CONF_CM_CACHABLE_NO_WA 0
  369. #define CONF_CM_CACHABLE_WA 1
  370. #define CONF_CM_UNCACHED 2
  371. #define CONF_CM_CACHABLE_NONCOHERENT 3
  372. #define CONF_CM_CACHABLE_CE 4
  373. #define CONF_CM_CACHABLE_COW 5
  374. #define CONF_CM_CACHABLE_CUW 6
  375. #define CONF_CM_CACHABLE_ACCELERATED 7
  376. #define CONF_CM_CMASK 7
  377. #define CONF_CU (1 <<  3)
  378. #define CONF_DB (1 <<  4)
  379. #define CONF_IB (1 <<  5)
  380. #define CONF_SE (1 << 12)
  381. #define CONF_SC (1 << 17)
  382. #define CONF_AC                         (1 << 23)
  383. #define CONF_HALT                       (1 << 25)
  385. /*
  386.  * Bits in the TX49 coprozessor 0 config register.
  387.  */
  388. #define TX49_CONF_DC (1 << 16)
  389. #define TX49_CONF_IC (1 << 17)  /* conflict with CONF_SC */
  390. #define TX49_CONF_HALT (1 << 18)
  391. #define TX49_CONF_CWFON (1 << 27)
  393. /*
  394.  * R10000 performance counter definitions.
  395.  *
  396.  * FIXME: The R10000 performance counter opens a nice way to implement CPU
  397.  *        time accounting with a precission of one cycle.  I don't have
  398.  *        R10000 silicon but just a manual, so ...
  399.  */
  401. /*
  402.  * Events counted by counter #0
  403.  */
  404. #define CE0_CYCLES 0
  405. #define CE0_INSN_ISSUED 1
  406. #define CE0_LPSC_ISSUED 2
  407. #define CE0_S_ISSUED 3
  408. #define CE0_SC_ISSUED 4
  409. #define CE0_SC_FAILED 5
  410. #define CE0_BRANCH_DECODED 6
  411. #define CE0_QW_WB_SECONDARY 7
  412. #define CE0_CORRECTED_ECC_ERRORS 8
  413. #define CE0_ICACHE_MISSES 9
  414. #define CE0_SCACHE_I_MISSES 10
  415. #define CE0_SCACHE_I_WAY_MISSPREDICTED 11
  416. #define CE0_EXT_INTERVENTIONS_REQ 12
  417. #define CE0_EXT_INVALIDATE_REQ 13
  418. #define CE0_VIRTUAL_COHERENCY_COND 14
  419. #define CE0_INSN_GRADUATED 15
  421. /*
  422.  * Events counted by counter #1
  423.  */
  424. #define CE1_CYCLES 0
  425. #define CE1_INSN_GRADUATED 1
  426. #define CE1_LPSC_GRADUATED 2
  427. #define CE1_S_GRADUATED 3
  428. #define CE1_SC_GRADUATED 4
  429. #define CE1_FP_INSN_GRADUATED 5
  430. #define CE1_QW_WB_PRIMARY 6
  431. #define CE1_TLB_REFILL 7
  432. #define CE1_BRANCH_MISSPREDICTED 8
  433. #define CE1_DCACHE_MISS 9
  434. #define CE1_SCACHE_D_MISSES 10
  435. #define CE1_SCACHE_D_WAY_MISSPREDICTED 11
  436. #define CE1_EXT_INTERVENTION_HITS 12
  437. #define CE1_EXT_INVALIDATE_REQ 13
  438. #define CE1_SP_HINT_TO_CEXCL_SC_BLOCKS 14
  439. #define CE1_SP_HINT_TO_SHARED_SC_BLOCKS 15
  441. /*
  442.  * These flags define in which priviledge mode the counters count events
  443.  */
  444. #define CEB_USER 8 /* Count events in user mode, EXL = ERL = 0 */
  445. #define CEB_SUPERVISOR 4 /* Count events in supvervisor mode EXL = ERL = 0 */
  446. #define CEB_KERNEL 2 /* Count events in kernel mode EXL = ERL = 0 */
  447. #define CEB_EXL 1 /* Count events with EXL = 1, ERL = 0 */
  449. #ifndef __ASSEMBLY__
  451. /*
  452.  * Functions to access the r10k performance counter and control registers
  453.  */
  454. #define read_r10k_perf_cntr(counter)                            
  455. ({ unsigned int __res;                                          
  456.         __asm__ __volatile__(                                   
  457.         "mfpct%0, "STR(counter)                                
  458.         : "=r" (__res));                                        
  459.         __res;})
  461. #define write_r10k_perf_cntr(counter,val)                       
  462.         __asm__ __volatile__(                                   
  463.         "mtpct%0, "STR(counter)                                
  464.         : : "r" (val));
  466. #define read_r10k_perf_cntl(counter)                            
  467. ({ unsigned int __res;                                          
  468.         __asm__ __volatile__(                                   
  469.         "mfpst%0, "STR(counter)                                
  470.         : "=r" (__res));                                        
  471.         __res;})
  473. #define write_r10k_perf_cntl(counter,val)                       
  474.         __asm__ __volatile__(                                   
  475.         "mtpst%0, "STR(counter)                                
  476.         : : "r" (val));
  478. /*
  479.  * Macros to access the system control coprocessor
  480.  */
  481. #define read_32bit_cp0_register(source)                         
  482. ({ int __res;                                                   
  483.         __asm__ __volatile__(                                   
  484.         "mfc0t%0,"STR(source)                                  
  485.         : "=r" (__res));                                        
  486.         __res;})
  488. #define read_64bit_cp0_register(source)                         
  489. ({ unsigned long __res;                                         
  490.         __asm__ __volatile__(                                   
  491.         ".settmips3nt"                                       
  492.         "dmfc0t%0,"STR(source)"nt"                           
  493.         ".settmips0"                                           
  494.         : "=r" (__res));                                        
  495.         __res;})
  497. #define write_32bit_cp0_register(register,value)                
  498.         __asm__ __volatile__(                                   
  499.         "mtc0t%0,"STR(register)                                
  500.         : : "r" (value));
  502. #define write_64bit_cp0_register(register,value)                
  503.         __asm__ __volatile__(                                   
  504.         ".settmips3nt"                                       
  505.         "dmtc0t%0,"STR(register)"nt"                         
  506.         ".settmips0"                                           
  507.         : : "r" (value))
  509. /*
  510.  * This should be changed when we get a compiler that support the MIPS32 ISA.
  511.  */
  512. #define read_mips32_cp0_config1()                               
  513. ({ int __res;                                                   
  514.         __asm__ __volatile__(                                   
  515. ".settnoreordernt"                                   
  516. ".settnoatnt"                                        
  517. "#.settmips64nt"
  518. "#mfc0t$1, $16, 1nt"
  519. "#.settmips0nt"
  520.       ".wordt0x40018001nt"                                 
  521. "movet%0,$1nt"                                       
  522. ".settatnt"                                          
  523. ".settreorder"                                         
  524. :"=r" (__res));                                         
  525.         __res;})
  527. /*
  528.  * Macros to access the floating point coprocessor control registers
  529.  */
  530. #define read_32bit_cp1_register(source)                         
  531. ({ int __res;                                                   
  532.         __asm__ __volatile__(                                   
  533. ".settpushnt"
  534. ".settreordernt"
  535.         "cfc1t%0,"STR(source)"nt"                            
  536. ".settpop"
  537.         : "=r" (__res));                                        
  538.         __res;})
  540. /* TLB operations. */
  541. static inline void tlb_probe(void)
  542. {
  543. __asm__ __volatile__(
  544. ".set noreordernt"
  545. "tlbpnt"
  546. ".set reorder");
  547. }
  549. static inline void tlb_read(void)
  550. {
  551. __asm__ __volatile__(
  552. ".set noreordernt"
  553. "tlbrnt"
  554. ".set reorder");
  555. }
  557. static inline void tlb_write_indexed(void)
  558. {
  559. __asm__ __volatile__(
  560. ".set noreordernt"
  561. "tlbwint"
  562. ".set reorder");
  563. }
  565. static inline void tlb_write_random(void)
  566. {
  567. __asm__ __volatile__(
  568. ".set noreordernt"
  569. "tlbwrnt"
  570. ".set reorder");
  571. }
  573. /* Dealing with various CP0 mmu/cache related registers. */
  575. /* CP0_PAGEMASK register */
  576. static inline unsigned long get_pagemask(void)
  577. {
  578. unsigned long val;
  580. __asm__ __volatile__(
  581. ".set noreordernt"
  582. "mfc0 %0, $5nt"
  583. ".set reorder"
  584. : "=r" (val));
  585. return val;
  586. }
  588. static inline void set_pagemask(unsigned long val)
  589. {
  590. __asm__ __volatile__(
  591. ".set noreordernt"
  592. "mtc0 %z0, $5nt"
  593. ".set reorder"
  594. : : "Jr" (val));
  595. }
  597. /* CP0_ENTRYLO0 and CP0_ENTRYLO1 registers */
  598. static inline unsigned long get_entrylo0(void)
  599. {
  600. unsigned long val;
  602. __asm__ __volatile__(
  603. ".set noreordernt"
  604. "dmfc0 %0, $2nt"
  605. ".set reorder"
  606. : "=r" (val));
  607. return val;
  608. }
  610. static inline void set_entrylo0(unsigned long val)
  611. {
  612. __asm__ __volatile__(
  613. ".set noreordernt"
  614. "dmtc0 %z0, $2nt"
  615. ".set reorder"
  616. : : "Jr" (val));
  617. }
  619. static inline unsigned long get_entrylo1(void)
  620. {
  621. unsigned long val;
  623. __asm__ __volatile__(
  624. ".set noreordernt"
  625. "dmfc0 %0, $3nt"
  626. ".set reorder" : "=r" (val));
  628. return val;
  629. }
  631. static inline void set_entrylo1(unsigned long val)
  632. {
  633. __asm__ __volatile__(
  634. ".set noreordernt"
  635. "dmtc0 %z0, $3nt"
  636. ".set reorder"
  637. : : "Jr" (val));
  638. }
  640. /* CP0_ENTRYHI register */
  641. static inline unsigned long get_entryhi(void)
  642. {
  643. unsigned long val;
  645. __asm__ __volatile__(
  646. ".set noreordernt"
  647. "dmfc0 %0, $10nt"
  648. ".set reorder"
  649. : "=r" (val));
  651. return val;
  652. }
  654. static inline void set_entryhi(unsigned long val)
  655. {
  656. __asm__ __volatile__(
  657. ".set noreordernt"
  658. "dmtc0 %z0, $10nt"
  659. ".set reorder"
  660. : : "Jr" (val));
  661. }
  663. /* CP0_INDEX register */
  664. static inline unsigned int get_index(void)
  665. {
  666. unsigned long val;
  668. __asm__ __volatile__(
  669. ".set noreordernt"
  670. "mfc0 %0, $0nt"
  671. ".set reorder"
  672. : "=r" (val));
  673. return val;
  674. }
  676. static inline void set_index(unsigned int val)
  677. {
  678. __asm__ __volatile__(
  679. ".set noreordernt"
  680. "mtc0 %z0, $0nt"
  681. ".set reordernt"
  682. : : "Jr" (val));
  683. }
  685. /* CP0_WIRED register */
  686. static inline unsigned long get_wired(void)
  687. {
  688. unsigned long val;
  690. __asm__ __volatile__(
  691. ".set noreordernt"
  692. "mfc0 %0, $6nt"
  693. ".set reordernt"
  694. : "=r" (val));
  695. return val;
  696. }
  698. static inline void set_wired(unsigned long val)
  699. {
  700. __asm__ __volatile__(
  701. "nt.set noreordernt"
  702. "mtc0 %z0, $6nt"
  703. ".set reorder"
  704. : : "Jr" (val));
  705. }
  707. static inline unsigned long get_info(void)
  708. {
  709. unsigned long val;
  711. __asm__(".set pushnt"
  712. ".set reordernt"
  713. "mfc0 %0, $7nt"
  714. ".set pop"
  715. : "=r" (val));
  716. return val;
  717. }
  719. /* CP0_STATUS registers */
  720. static inline unsigned long get_status(void)
  721. {
  722. unsigned long val;
  724. __asm__ __volatile__(
  725. ".set noreordernt"
  726. "mfc0 %0, $12nt"
  727. ".set reorder"
  728. : "=r" (val));
  729. return val;
  730. }
  732. static inline void set_status(unsigned long val)
  733. {
  734. __asm__ __volatile__(
  735. ".set noreordernt"
  736. "mtc0 %z0, $12nt"
  737. ".set reorder"
  738. : : "Jr" (val));
  739. }
  741. /* CP0_TAGLO and CP0_TAGHI registers */
  742. static inline unsigned long get_taglo(void)
  743. {
  744. unsigned long val;
  746. __asm__ __volatile__(
  747. ".set noreordernt"
  748. "mfc0 %0, $28nt"
  749. ".set reorder"
  750. : "=r" (val));
  751. return val;
  752. }
  754. static inline void set_taglo(unsigned long val)
  755. {
  756. __asm__ __volatile__(
  757. ".set noreordernt"
  758. "mtc0 %z0, $28nt"
  759. ".set reorder"
  760. : : "Jr" (val));
  761. }
  763. static inline unsigned long get_taghi(void)
  764. {
  765. unsigned long val;
  767. __asm__ __volatile__(
  768. ".set noreordernt"
  769. "mfc0 %0, $29nt"
  770. ".set reorder"
  771. : "=r" (val));
  772. return val;
  773. }
  775. static inline void set_taghi(unsigned long val)
  776. {
  777. __asm__ __volatile__(
  778. ".set noreordernt"
  779. "mtc0 %z0, $29nt"
  780. ".set reorder"
  781. : : "Jr" (val));
  782. }
  784. static inline unsigned long get_context(void)
  785. {
  786. unsigned long val;
  788. __asm__ __volatile__(
  789. ".set noreordernt"
  790. "dmfc0 %0, $4nt"
  791. ".set reorder"
  792. : "=r" (val));
  794. return val;
  795. }
  797. static inline void set_context(unsigned long val)
  798. {
  799. __asm__ __volatile__(
  800. ".set noreordernt"
  801. "dmtc0 %z0, $4nt"
  802. ".set reorder"
  803. : : "Jr" (val));
  804. }
  806. static inline unsigned long get_xcontext(void)
  807. {
  808. unsigned long val;
  810. __asm__ __volatile__(
  811. ".set noreordernt"
  812. "dmfc0 %0, $20nt"
  813. ".set reorder"
  814. : "=r" (val));
  816. return val;
  817. }
  819. static inline void set_xcontext(unsigned long val)
  820. {
  821. __asm__ __volatile__(
  822. ".set noreordernt"
  823. "dmtc0 %z0, $20nt"
  824. ".set reorder"
  825. : : "Jr" (val));
  826. }
  828. static inline unsigned long get_errorepc(void)
  829. {
  830. unsigned long val;
  832. __asm__ __volatile__(
  833. ".set pushnt"
  834. ".set reordernt"
  835. "dmfc0 %0, $30nt"
  836. ".set pop"
  837. : "=r" (val));
  839. return val;
  840. }
  842. static inline void set_errorepc(unsigned long val)
  843. {
  844. __asm__ __volatile__(
  845. ".set pushnt"
  846. ".set reordernt"
  847. "dmtc0 %z0, $30nt"
  848. ".set pop"
  849. : : "Jr" (val));
  850. }
  852. /*
  853.  * Manipulate the status register.
  854.  * Mostly used to access the interrupt bits.
  855.  */
  856. #define __BUILD_SET_CP0(name,register)
  857. static inline unsigned int
  858. set_cp0_##name(unsigned int set)
  859. {
  860. unsigned int res;
  862. res = read_32bit_cp0_register(register);
  863. res |= set;
  864. write_32bit_cp0_register(register, res);
  866. return res;
  867. }
  869. static inline unsigned int
  870. clear_cp0_##name(unsigned int clear)
  871. {
  872. unsigned int res;
  874. res = read_32bit_cp0_register(register);
  875. res &= ~clear;
  876. write_32bit_cp0_register(register, res);
  878. return res;
  879. }
  881. static inline unsigned int
  882. change_cp0_##name(unsigned int change, unsigned int new)
  883. {
  884. unsigned int res;
  886. res = read_32bit_cp0_register(register);
  887. res &= ~change;
  888. res |= (new & change);
  889. if (change)
  890. write_32bit_cp0_register(register, res);
  892. return res;
  893. }
  895. __BUILD_SET_CP0(status,CP0_STATUS)
  896. __BUILD_SET_CP0(cause,CP0_CAUSE)
  897. __BUILD_SET_CP0(config,CP0_CONFIG)
  899. #define __enable_fpu()
  900. do {
  901. set_cp0_status(ST0_CU1);
  902. asm("nop;nop;nop;nop"); /* max. hazard */
  903. } while (0)
  905. #define __disable_fpu()
  906. do {
  907. clear_cp0_status(ST0_CU1);
  908. /* We don't care about the cp0 hazard here  */
  909. } while (0)
  911. #define enable_fpu()
  912. do {
  913. if (mips_cpu.options & MIPS_CPU_FPU)
  914. __enable_fpu();
  915. } while (0)
  917. #define disable_fpu()
  918. do {
  919. if (mips_cpu.options & MIPS_CPU_FPU)
  920. __disable_fpu();
  921. } while (0)
  922. #endif /* !__ASSEMBLY__ */
  924. #endif /* _ASM_MIPSREGS_H */