开通博客赚积分
发布资源赚积分
分类

源码开发语言/平台
当前位置：首页 > 源码/资料 > Linux/Unix编程 > 查看源码
sv_addr.agh
资源名称：linux-2.4.20.tar.gz　[点击查看]
上传用户：jlfgdled
上传日期：2013-04-10
资源大小：33168k
文件大小：292k
源码类别：

Linux/Unix编程

开发平台：

Unix_Linux

sv_addr.agh：源码内容
  1. /*
  2. !* This file was automatically generated by /n/asic/bin/reg_macro_gen
  3. !* from the file `/n/asic/projects/etrax_ng/doc/work/etrax_ng_regs.rd'.
  4. !* Editing within this file is thus not recommended,
  5. !* make the changes in `/n/asic/projects/etrax_ng/doc/work/etrax_ng_regs.rd' instead.
  6. !*/
  9. /*
  10. !* Bus interface configuration registers
  11. !*/
  13. #define R_WAITSTATES (IO_TYPECAST_UDWORD 0xb0000000)
  14. #define R_WAITSTATES__pcs4_7_zw__BITNR 30
  15. #define R_WAITSTATES__pcs4_7_zw__WIDTH 2
  16. #define R_WAITSTATES__pcs4_7_ew__BITNR 28
  17. #define R_WAITSTATES__pcs4_7_ew__WIDTH 2
  18. #define R_WAITSTATES__pcs4_7_lw__BITNR 24
  19. #define R_WAITSTATES__pcs4_7_lw__WIDTH 4
  20. #define R_WAITSTATES__pcs0_3_zw__BITNR 22
  21. #define R_WAITSTATES__pcs0_3_zw__WIDTH 2
  22. #define R_WAITSTATES__pcs0_3_ew__BITNR 20
  23. #define R_WAITSTATES__pcs0_3_ew__WIDTH 2
  24. #define R_WAITSTATES__pcs0_3_lw__BITNR 16
  25. #define R_WAITSTATES__pcs0_3_lw__WIDTH 4
  26. #define R_WAITSTATES__sram_zw__BITNR 14
  27. #define R_WAITSTATES__sram_zw__WIDTH 2
  28. #define R_WAITSTATES__sram_ew__BITNR 12
  29. #define R_WAITSTATES__sram_ew__WIDTH 2
  30. #define R_WAITSTATES__sram_lw__BITNR 8
  31. #define R_WAITSTATES__sram_lw__WIDTH 4
  32. #define R_WAITSTATES__flash_zw__BITNR 6
  33. #define R_WAITSTATES__flash_zw__WIDTH 2
  34. #define R_WAITSTATES__flash_ew__BITNR 4
  35. #define R_WAITSTATES__flash_ew__WIDTH 2
  36. #define R_WAITSTATES__flash_lw__BITNR 0
  37. #define R_WAITSTATES__flash_lw__WIDTH 4
  39. #define R_BUS_CONFIG (IO_TYPECAST_UDWORD 0xb0000004)
  40. #define R_BUS_CONFIG__sram_type__BITNR 9
  41. #define R_BUS_CONFIG__sram_type__WIDTH 1
  42. #define R_BUS_CONFIG__sram_type__cwe 1
  43. #define R_BUS_CONFIG__sram_type__bwe 0
  44. #define R_BUS_CONFIG__dma_burst__BITNR 8
  45. #define R_BUS_CONFIG__dma_burst__WIDTH 1
  46. #define R_BUS_CONFIG__dma_burst__burst16 1
  47. #define R_BUS_CONFIG__dma_burst__burst32 0
  48. #define R_BUS_CONFIG__pcs4_7_wr__BITNR 7
  49. #define R_BUS_CONFIG__pcs4_7_wr__WIDTH 1
  50. #define R_BUS_CONFIG__pcs4_7_wr__ext 1
  51. #define R_BUS_CONFIG__pcs4_7_wr__norm 0
  52. #define R_BUS_CONFIG__pcs0_3_wr__BITNR 6
  53. #define R_BUS_CONFIG__pcs0_3_wr__WIDTH 1
  54. #define R_BUS_CONFIG__pcs0_3_wr__ext 1
  55. #define R_BUS_CONFIG__pcs0_3_wr__norm 0
  56. #define R_BUS_CONFIG__sram_wr__BITNR 5
  57. #define R_BUS_CONFIG__sram_wr__WIDTH 1
  58. #define R_BUS_CONFIG__sram_wr__ext 1
  59. #define R_BUS_CONFIG__sram_wr__norm 0
  60. #define R_BUS_CONFIG__flash_wr__BITNR 4
  61. #define R_BUS_CONFIG__flash_wr__WIDTH 1
  62. #define R_BUS_CONFIG__flash_wr__ext 1
  63. #define R_BUS_CONFIG__flash_wr__norm 0
  64. #define R_BUS_CONFIG__pcs4_7_bw__BITNR 3
  65. #define R_BUS_CONFIG__pcs4_7_bw__WIDTH 1
  66. #define R_BUS_CONFIG__pcs4_7_bw__bw32 1
  67. #define R_BUS_CONFIG__pcs4_7_bw__bw16 0
  68. #define R_BUS_CONFIG__pcs0_3_bw__BITNR 2
  69. #define R_BUS_CONFIG__pcs0_3_bw__WIDTH 1
  70. #define R_BUS_CONFIG__pcs0_3_bw__bw32 1
  71. #define R_BUS_CONFIG__pcs0_3_bw__bw16 0
  72. #define R_BUS_CONFIG__sram_bw__BITNR 1
  73. #define R_BUS_CONFIG__sram_bw__WIDTH 1
  74. #define R_BUS_CONFIG__sram_bw__bw32 1
  75. #define R_BUS_CONFIG__sram_bw__bw16 0
  76. #define R_BUS_CONFIG__flash_bw__BITNR 0
  77. #define R_BUS_CONFIG__flash_bw__WIDTH 1
  78. #define R_BUS_CONFIG__flash_bw__bw32 1
  79. #define R_BUS_CONFIG__flash_bw__bw16 0
  81. #define R_BUS_STATUS (IO_TYPECAST_RO_UDWORD 0xb0000004)
  82. #define R_BUS_STATUS__pll_lock_tm__BITNR 5
  83. #define R_BUS_STATUS__pll_lock_tm__WIDTH 1
  84. #define R_BUS_STATUS__pll_lock_tm__expired 0
  85. #define R_BUS_STATUS__pll_lock_tm__counting 1
  86. #define R_BUS_STATUS__both_faults__BITNR 4
  87. #define R_BUS_STATUS__both_faults__WIDTH 1
  88. #define R_BUS_STATUS__both_faults__no 0
  89. #define R_BUS_STATUS__both_faults__yes 1
  90. #define R_BUS_STATUS__bsen___BITNR 3
  91. #define R_BUS_STATUS__bsen___WIDTH 1
  92. #define R_BUS_STATUS__bsen___enable 0
  93. #define R_BUS_STATUS__bsen___disable 1
  94. #define R_BUS_STATUS__boot__BITNR 1
  95. #define R_BUS_STATUS__boot__WIDTH 2
  96. #define R_BUS_STATUS__boot__uncached 0
  97. #define R_BUS_STATUS__boot__serial 1
  98. #define R_BUS_STATUS__boot__network 2
  99. #define R_BUS_STATUS__boot__parallel 3
  100. #define R_BUS_STATUS__flashw__BITNR 0
  101. #define R_BUS_STATUS__flashw__WIDTH 1
  102. #define R_BUS_STATUS__flashw__bw32 1
  103. #define R_BUS_STATUS__flashw__bw16 0
  105. #define R_DRAM_TIMING (IO_TYPECAST_UDWORD 0xb0000008)
  106. #define R_DRAM_TIMING__sdram__BITNR 31
  107. #define R_DRAM_TIMING__sdram__WIDTH 1
  108. #define R_DRAM_TIMING__sdram__enable 1
  109. #define R_DRAM_TIMING__sdram__disable 0
  110. #define R_DRAM_TIMING__ref__BITNR 14
  111. #define R_DRAM_TIMING__ref__WIDTH 2
  112. #define R_DRAM_TIMING__ref__e52us 0
  113. #define R_DRAM_TIMING__ref__e13us 1
  114. #define R_DRAM_TIMING__ref__e8700ns 2
  115. #define R_DRAM_TIMING__ref__disable 3
  116. #define R_DRAM_TIMING__rp__BITNR 12
  117. #define R_DRAM_TIMING__rp__WIDTH 2
  118. #define R_DRAM_TIMING__rs__BITNR 10
  119. #define R_DRAM_TIMING__rs__WIDTH 2
  120. #define R_DRAM_TIMING__rh__BITNR 8
  121. #define R_DRAM_TIMING__rh__WIDTH 2
  122. #define R_DRAM_TIMING__w__BITNR 7
  123. #define R_DRAM_TIMING__w__WIDTH 1
  124. #define R_DRAM_TIMING__w__norm 0
  125. #define R_DRAM_TIMING__w__ext 1
  126. #define R_DRAM_TIMING__c__BITNR 6
  127. #define R_DRAM_TIMING__c__WIDTH 1
  128. #define R_DRAM_TIMING__c__norm 0
  129. #define R_DRAM_TIMING__c__ext 1
  130. #define R_DRAM_TIMING__cz__BITNR 4
  131. #define R_DRAM_TIMING__cz__WIDTH 2
  132. #define R_DRAM_TIMING__cp__BITNR 2
  133. #define R_DRAM_TIMING__cp__WIDTH 2
  134. #define R_DRAM_TIMING__cw__BITNR 0
  135. #define R_DRAM_TIMING__cw__WIDTH 2
  137. #define R_SDRAM_TIMING (IO_TYPECAST_UDWORD 0xb0000008)
  138. #define R_SDRAM_TIMING__sdram__BITNR 31
  139. #define R_SDRAM_TIMING__sdram__WIDTH 1
  140. #define R_SDRAM_TIMING__sdram__enable 1
  141. #define R_SDRAM_TIMING__sdram__disable 0
  142. #define R_SDRAM_TIMING__mrs_data__BITNR 16
  143. #define R_SDRAM_TIMING__mrs_data__WIDTH 15
  144. #define R_SDRAM_TIMING__ref__BITNR 14
  145. #define R_SDRAM_TIMING__ref__WIDTH 2
  146. #define R_SDRAM_TIMING__ref__e52us 0
  147. #define R_SDRAM_TIMING__ref__e13us 1
  148. #define R_SDRAM_TIMING__ref__e6500ns 2
  149. #define R_SDRAM_TIMING__ref__disable 3
  150. #define R_SDRAM_TIMING__ddr__BITNR 13
  151. #define R_SDRAM_TIMING__ddr__WIDTH 1
  152. #define R_SDRAM_TIMING__ddr__on 1
  153. #define R_SDRAM_TIMING__ddr__off 0
  154. #define R_SDRAM_TIMING__clk100__BITNR 12
  155. #define R_SDRAM_TIMING__clk100__WIDTH 1
  156. #define R_SDRAM_TIMING__clk100__on 1
  157. #define R_SDRAM_TIMING__clk100__off 0
  158. #define R_SDRAM_TIMING__ps__BITNR 11
  159. #define R_SDRAM_TIMING__ps__WIDTH 1
  160. #define R_SDRAM_TIMING__ps__on 1
  161. #define R_SDRAM_TIMING__ps__off 0
  162. #define R_SDRAM_TIMING__cmd__BITNR 9
  163. #define R_SDRAM_TIMING__cmd__WIDTH 2
  164. #define R_SDRAM_TIMING__cmd__pre 3
  165. #define R_SDRAM_TIMING__cmd__ref 2
  166. #define R_SDRAM_TIMING__cmd__mrs 1
  167. #define R_SDRAM_TIMING__cmd__nop 0
  168. #define R_SDRAM_TIMING__pde__BITNR 8
  169. #define R_SDRAM_TIMING__pde__WIDTH 1
  170. #define R_SDRAM_TIMING__rc__BITNR 6
  171. #define R_SDRAM_TIMING__rc__WIDTH 2
  172. #define R_SDRAM_TIMING__rp__BITNR 4
  173. #define R_SDRAM_TIMING__rp__WIDTH 2
  174. #define R_SDRAM_TIMING__rcd__BITNR 2
  175. #define R_SDRAM_TIMING__rcd__WIDTH 2
  176. #define R_SDRAM_TIMING__cl__BITNR 0
  177. #define R_SDRAM_TIMING__cl__WIDTH 2
  179. #define R_DRAM_CONFIG (IO_TYPECAST_UDWORD 0xb000000c)
  180. #define R_DRAM_CONFIG__wmm1__BITNR 31
  181. #define R_DRAM_CONFIG__wmm1__WIDTH 1
  182. #define R_DRAM_CONFIG__wmm1__wmm 1
  183. #define R_DRAM_CONFIG__wmm1__norm 0
  184. #define R_DRAM_CONFIG__wmm0__BITNR 30
  185. #define R_DRAM_CONFIG__wmm0__WIDTH 1
  186. #define R_DRAM_CONFIG__wmm0__wmm 1
  187. #define R_DRAM_CONFIG__wmm0__norm 0
  188. #define R_DRAM_CONFIG__sh1__BITNR 27
  189. #define R_DRAM_CONFIG__sh1__WIDTH 3
  190. #define R_DRAM_CONFIG__sh0__BITNR 24
  191. #define R_DRAM_CONFIG__sh0__WIDTH 3
  192. #define R_DRAM_CONFIG__w__BITNR 23
  193. #define R_DRAM_CONFIG__w__WIDTH 1
  194. #define R_DRAM_CONFIG__w__bw16 0
  195. #define R_DRAM_CONFIG__w__bw32 1
  196. #define R_DRAM_CONFIG__c__BITNR 22
  197. #define R_DRAM_CONFIG__c__WIDTH 1
  198. #define R_DRAM_CONFIG__c__byte 0
  199. #define R_DRAM_CONFIG__c__bank 1
  200. #define R_DRAM_CONFIG__e__BITNR 21
  201. #define R_DRAM_CONFIG__e__WIDTH 1
  202. #define R_DRAM_CONFIG__e__fast 0
  203. #define R_DRAM_CONFIG__e__edo 1
  204. #define R_DRAM_CONFIG__group_sel__BITNR 16
  205. #define R_DRAM_CONFIG__group_sel__WIDTH 5
  206. #define R_DRAM_CONFIG__group_sel__grp0 0
  207. #define R_DRAM_CONFIG__group_sel__grp1 1
  208. #define R_DRAM_CONFIG__group_sel__bit9 9
  209. #define R_DRAM_CONFIG__group_sel__bit10 10
  210. #define R_DRAM_CONFIG__group_sel__bit11 11
  211. #define R_DRAM_CONFIG__group_sel__bit12 12
  212. #define R_DRAM_CONFIG__group_sel__bit13 13
  213. #define R_DRAM_CONFIG__group_sel__bit14 14
  214. #define R_DRAM_CONFIG__group_sel__bit15 15
  215. #define R_DRAM_CONFIG__group_sel__bit16 16
  216. #define R_DRAM_CONFIG__group_sel__bit17 17
  217. #define R_DRAM_CONFIG__group_sel__bit18 18
  218. #define R_DRAM_CONFIG__group_sel__bit19 19
  219. #define R_DRAM_CONFIG__group_sel__bit20 20
  220. #define R_DRAM_CONFIG__group_sel__bit21 21
  221. #define R_DRAM_CONFIG__group_sel__bit22 22
  222. #define R_DRAM_CONFIG__group_sel__bit23 23
  223. #define R_DRAM_CONFIG__group_sel__bit24 24
  224. #define R_DRAM_CONFIG__group_sel__bit25 25
  225. #define R_DRAM_CONFIG__group_sel__bit26 26
  226. #define R_DRAM_CONFIG__group_sel__bit27 27
  227. #define R_DRAM_CONFIG__group_sel__bit28 28
  228. #define R_DRAM_CONFIG__group_sel__bit29 29
  229. #define R_DRAM_CONFIG__ca1__BITNR 13
  230. #define R_DRAM_CONFIG__ca1__WIDTH 3
  231. #define R_DRAM_CONFIG__bank23sel__BITNR 8
  232. #define R_DRAM_CONFIG__bank23sel__WIDTH 5
  233. #define R_DRAM_CONFIG__bank23sel__bank0 0
  234. #define R_DRAM_CONFIG__bank23sel__bank1 1
  235. #define R_DRAM_CONFIG__bank23sel__bit9 9
  236. #define R_DRAM_CONFIG__bank23sel__bit10 10
  237. #define R_DRAM_CONFIG__bank23sel__bit11 11
  238. #define R_DRAM_CONFIG__bank23sel__bit12 12
  239. #define R_DRAM_CONFIG__bank23sel__bit13 13
  240. #define R_DRAM_CONFIG__bank23sel__bit14 14
  241. #define R_DRAM_CONFIG__bank23sel__bit15 15
  242. #define R_DRAM_CONFIG__bank23sel__bit16 16
  243. #define R_DRAM_CONFIG__bank23sel__bit17 17
  244. #define R_DRAM_CONFIG__bank23sel__bit18 18
  245. #define R_DRAM_CONFIG__bank23sel__bit19 19
  246. #define R_DRAM_CONFIG__bank23sel__bit20 20
  247. #define R_DRAM_CONFIG__bank23sel__bit21 21
  248. #define R_DRAM_CONFIG__bank23sel__bit22 22
  249. #define R_DRAM_CONFIG__bank23sel__bit23 23
  250. #define R_DRAM_CONFIG__bank23sel__bit24 24
  251. #define R_DRAM_CONFIG__bank23sel__bit25 25
  252. #define R_DRAM_CONFIG__bank23sel__bit26 26
  253. #define R_DRAM_CONFIG__bank23sel__bit27 27
  254. #define R_DRAM_CONFIG__bank23sel__bit28 28
  255. #define R_DRAM_CONFIG__bank23sel__bit29 29
  256. #define R_DRAM_CONFIG__ca0__BITNR 5
  257. #define R_DRAM_CONFIG__ca0__WIDTH 3
  258. #define R_DRAM_CONFIG__bank01sel__BITNR 0
  259. #define R_DRAM_CONFIG__bank01sel__WIDTH 5
  260. #define R_DRAM_CONFIG__bank01sel__bank0 0
  261. #define R_DRAM_CONFIG__bank01sel__bank1 1
  262. #define R_DRAM_CONFIG__bank01sel__bit9 9
  263. #define R_DRAM_CONFIG__bank01sel__bit10 10
  264. #define R_DRAM_CONFIG__bank01sel__bit11 11
  265. #define R_DRAM_CONFIG__bank01sel__bit12 12
  266. #define R_DRAM_CONFIG__bank01sel__bit13 13
  267. #define R_DRAM_CONFIG__bank01sel__bit14 14
  268. #define R_DRAM_CONFIG__bank01sel__bit15 15
  269. #define R_DRAM_CONFIG__bank01sel__bit16 16
  270. #define R_DRAM_CONFIG__bank01sel__bit17 17
  271. #define R_DRAM_CONFIG__bank01sel__bit18 18
  272. #define R_DRAM_CONFIG__bank01sel__bit19 19
  273. #define R_DRAM_CONFIG__bank01sel__bit20 20
  274. #define R_DRAM_CONFIG__bank01sel__bit21 21
  275. #define R_DRAM_CONFIG__bank01sel__bit22 22
  276. #define R_DRAM_CONFIG__bank01sel__bit23 23
  277. #define R_DRAM_CONFIG__bank01sel__bit24 24
  278. #define R_DRAM_CONFIG__bank01sel__bit25 25
  279. #define R_DRAM_CONFIG__bank01sel__bit26 26
  280. #define R_DRAM_CONFIG__bank01sel__bit27 27
  281. #define R_DRAM_CONFIG__bank01sel__bit28 28
  282. #define R_DRAM_CONFIG__bank01sel__bit29 29
  284. #define R_SDRAM_CONFIG (IO_TYPECAST_UDWORD 0xb000000c)
  285. #define R_SDRAM_CONFIG__wmm1__BITNR 31
  286. #define R_SDRAM_CONFIG__wmm1__WIDTH 1
  287. #define R_SDRAM_CONFIG__wmm1__wmm 1
  288. #define R_SDRAM_CONFIG__wmm1__norm 0
  289. #define R_SDRAM_CONFIG__wmm0__BITNR 30
  290. #define R_SDRAM_CONFIG__wmm0__WIDTH 1
  291. #define R_SDRAM_CONFIG__wmm0__wmm 1
  292. #define R_SDRAM_CONFIG__wmm0__norm 0
  293. #define R_SDRAM_CONFIG__sh1__BITNR 27
  294. #define R_SDRAM_CONFIG__sh1__WIDTH 3
  295. #define R_SDRAM_CONFIG__sh0__BITNR 24
  296. #define R_SDRAM_CONFIG__sh0__WIDTH 3
  297. #define R_SDRAM_CONFIG__w__BITNR 23
  298. #define R_SDRAM_CONFIG__w__WIDTH 1
  299. #define R_SDRAM_CONFIG__w__bw16 0
  300. #define R_SDRAM_CONFIG__w__bw32 1
  301. #define R_SDRAM_CONFIG__type1__BITNR 22
  302. #define R_SDRAM_CONFIG__type1__WIDTH 1
  303. #define R_SDRAM_CONFIG__type1__bank2 0
  304. #define R_SDRAM_CONFIG__type1__bank4 1
  305. #define R_SDRAM_CONFIG__type0__BITNR 21
  306. #define R_SDRAM_CONFIG__type0__WIDTH 1
  307. #define R_SDRAM_CONFIG__type0__bank2 0
  308. #define R_SDRAM_CONFIG__type0__bank4 1
  309. #define R_SDRAM_CONFIG__group_sel__BITNR 16
  310. #define R_SDRAM_CONFIG__group_sel__WIDTH 5
  311. #define R_SDRAM_CONFIG__group_sel__grp0 0
  312. #define R_SDRAM_CONFIG__group_sel__grp1 1
  313. #define R_SDRAM_CONFIG__group_sel__bit9 9
  314. #define R_SDRAM_CONFIG__group_sel__bit10 10
  315. #define R_SDRAM_CONFIG__group_sel__bit11 11
  316. #define R_SDRAM_CONFIG__group_sel__bit12 12
  317. #define R_SDRAM_CONFIG__group_sel__bit13 13
  318. #define R_SDRAM_CONFIG__group_sel__bit14 14
  319. #define R_SDRAM_CONFIG__group_sel__bit15 15
  320. #define R_SDRAM_CONFIG__group_sel__bit16 16
  321. #define R_SDRAM_CONFIG__group_sel__bit17 17
  322. #define R_SDRAM_CONFIG__group_sel__bit18 18
  323. #define R_SDRAM_CONFIG__group_sel__bit19 19
  324. #define R_SDRAM_CONFIG__group_sel__bit20 20
  325. #define R_SDRAM_CONFIG__group_sel__bit21 21
  326. #define R_SDRAM_CONFIG__group_sel__bit22 22
  327. #define R_SDRAM_CONFIG__group_sel__bit23 23
  328. #define R_SDRAM_CONFIG__group_sel__bit24 24
  329. #define R_SDRAM_CONFIG__group_sel__bit25 25
  330. #define R_SDRAM_CONFIG__group_sel__bit26 26
  331. #define R_SDRAM_CONFIG__group_sel__bit27 27
  332. #define R_SDRAM_CONFIG__group_sel__bit28 28
  333. #define R_SDRAM_CONFIG__group_sel__bit29 29
  334. #define R_SDRAM_CONFIG__ca1__BITNR 13
  335. #define R_SDRAM_CONFIG__ca1__WIDTH 3
  336. #define R_SDRAM_CONFIG__bank_sel1__BITNR 8
  337. #define R_SDRAM_CONFIG__bank_sel1__WIDTH 5
  338. #define R_SDRAM_CONFIG__bank_sel1__bit9 9
  339. #define R_SDRAM_CONFIG__bank_sel1__bit10 10
  340. #define R_SDRAM_CONFIG__bank_sel1__bit11 11
  341. #define R_SDRAM_CONFIG__bank_sel1__bit12 12
  342. #define R_SDRAM_CONFIG__bank_sel1__bit13 13
  343. #define R_SDRAM_CONFIG__bank_sel1__bit14 14
  344. #define R_SDRAM_CONFIG__bank_sel1__bit15 15
  345. #define R_SDRAM_CONFIG__bank_sel1__bit16 16
  346. #define R_SDRAM_CONFIG__bank_sel1__bit17 17
  347. #define R_SDRAM_CONFIG__bank_sel1__bit18 18
  348. #define R_SDRAM_CONFIG__bank_sel1__bit19 19
  349. #define R_SDRAM_CONFIG__bank_sel1__bit20 20
  350. #define R_SDRAM_CONFIG__bank_sel1__bit21 21
  351. #define R_SDRAM_CONFIG__bank_sel1__bit22 22
  352. #define R_SDRAM_CONFIG__bank_sel1__bit23 23
  353. #define R_SDRAM_CONFIG__bank_sel1__bit24 24
  354. #define R_SDRAM_CONFIG__bank_sel1__bit25 25
  355. #define R_SDRAM_CONFIG__bank_sel1__bit26 26
  356. #define R_SDRAM_CONFIG__bank_sel1__bit27 27
  357. #define R_SDRAM_CONFIG__bank_sel1__bit28 28
  358. #define R_SDRAM_CONFIG__bank_sel1__bit29 29
  359. #define R_SDRAM_CONFIG__ca0__BITNR 5
  360. #define R_SDRAM_CONFIG__ca0__WIDTH 3
  361. #define R_SDRAM_CONFIG__bank_sel0__BITNR 0
  362. #define R_SDRAM_CONFIG__bank_sel0__WIDTH 5
  363. #define R_SDRAM_CONFIG__bank_sel0__bit9 9
  364. #define R_SDRAM_CONFIG__bank_sel0__bit10 10
  365. #define R_SDRAM_CONFIG__bank_sel0__bit11 11
  366. #define R_SDRAM_CONFIG__bank_sel0__bit12 12
  367. #define R_SDRAM_CONFIG__bank_sel0__bit13 13
  368. #define R_SDRAM_CONFIG__bank_sel0__bit14 14
  369. #define R_SDRAM_CONFIG__bank_sel0__bit15 15
  370. #define R_SDRAM_CONFIG__bank_sel0__bit16 16
  371. #define R_SDRAM_CONFIG__bank_sel0__bit17 17
  372. #define R_SDRAM_CONFIG__bank_sel0__bit18 18
  373. #define R_SDRAM_CONFIG__bank_sel0__bit19 19
  374. #define R_SDRAM_CONFIG__bank_sel0__bit20 20
  375. #define R_SDRAM_CONFIG__bank_sel0__bit21 21
  376. #define R_SDRAM_CONFIG__bank_sel0__bit22 22
  377. #define R_SDRAM_CONFIG__bank_sel0__bit23 23
  378. #define R_SDRAM_CONFIG__bank_sel0__bit24 24
  379. #define R_SDRAM_CONFIG__bank_sel0__bit25 25
  380. #define R_SDRAM_CONFIG__bank_sel0__bit26 26
  381. #define R_SDRAM_CONFIG__bank_sel0__bit27 27
  382. #define R_SDRAM_CONFIG__bank_sel0__bit28 28
  383. #define R_SDRAM_CONFIG__bank_sel0__bit29 29
  385. /*
  386. !* External DMA registers
  387. !*/
  389. #define R_EXT_DMA_0_CMD (IO_TYPECAST_UDWORD 0xb0000010)
  390. #define R_EXT_DMA_0_CMD__cnt__BITNR 23
  391. #define R_EXT_DMA_0_CMD__cnt__WIDTH 1
  392. #define R_EXT_DMA_0_CMD__cnt__enable 1
  393. #define R_EXT_DMA_0_CMD__cnt__disable 0
  394. #define R_EXT_DMA_0_CMD__rqpol__BITNR 22
  395. #define R_EXT_DMA_0_CMD__rqpol__WIDTH 1
  396. #define R_EXT_DMA_0_CMD__rqpol__ahigh 0
  397. #define R_EXT_DMA_0_CMD__rqpol__alow 1
  398. #define R_EXT_DMA_0_CMD__apol__BITNR 21
  399. #define R_EXT_DMA_0_CMD__apol__WIDTH 1
  400. #define R_EXT_DMA_0_CMD__apol__ahigh 0
  401. #define R_EXT_DMA_0_CMD__apol__alow 1
  402. #define R_EXT_DMA_0_CMD__rq_ack__BITNR 20
  403. #define R_EXT_DMA_0_CMD__rq_ack__WIDTH 1
  404. #define R_EXT_DMA_0_CMD__rq_ack__burst 0
  405. #define R_EXT_DMA_0_CMD__rq_ack__handsh 1
  406. #define R_EXT_DMA_0_CMD__wid__BITNR 18
  407. #define R_EXT_DMA_0_CMD__wid__WIDTH 2
  408. #define R_EXT_DMA_0_CMD__wid__byte 0
  409. #define R_EXT_DMA_0_CMD__wid__word 1
  410. #define R_EXT_DMA_0_CMD__wid__dword 2
  411. #define R_EXT_DMA_0_CMD__dir__BITNR 17
  412. #define R_EXT_DMA_0_CMD__dir__WIDTH 1
  413. #define R_EXT_DMA_0_CMD__dir__input 0
  414. #define R_EXT_DMA_0_CMD__dir__output 1
  415. #define R_EXT_DMA_0_CMD__run__BITNR 16
  416. #define R_EXT_DMA_0_CMD__run__WIDTH 1
  417. #define R_EXT_DMA_0_CMD__run__start 1
  418. #define R_EXT_DMA_0_CMD__run__stop 0
  419. #define R_EXT_DMA_0_CMD__trf_count__BITNR 0
  420. #define R_EXT_DMA_0_CMD__trf_count__WIDTH 16
  422. #define R_EXT_DMA_0_STAT (IO_TYPECAST_RO_UDWORD 0xb0000010)
  423. #define R_EXT_DMA_0_STAT__run__BITNR 16
  424. #define R_EXT_DMA_0_STAT__run__WIDTH 1
  425. #define R_EXT_DMA_0_STAT__run__start 1
  426. #define R_EXT_DMA_0_STAT__run__stop 0
  427. #define R_EXT_DMA_0_STAT__trf_count__BITNR 0
  428. #define R_EXT_DMA_0_STAT__trf_count__WIDTH 16
  430. #define R_EXT_DMA_0_ADDR (IO_TYPECAST_UDWORD 0xb0000014)
  431. #define R_EXT_DMA_0_ADDR__ext0_addr__BITNR 2
  432. #define R_EXT_DMA_0_ADDR__ext0_addr__WIDTH 28
  434. #define R_EXT_DMA_1_CMD (IO_TYPECAST_UDWORD 0xb0000018)
  435. #define R_EXT_DMA_1_CMD__cnt__BITNR 23
  436. #define R_EXT_DMA_1_CMD__cnt__WIDTH 1
  437. #define R_EXT_DMA_1_CMD__cnt__enable 1
  438. #define R_EXT_DMA_1_CMD__cnt__disable 0
  439. #define R_EXT_DMA_1_CMD__rqpol__BITNR 22
  440. #define R_EXT_DMA_1_CMD__rqpol__WIDTH 1
  441. #define R_EXT_DMA_1_CMD__rqpol__ahigh 0
  442. #define R_EXT_DMA_1_CMD__rqpol__alow 1
  443. #define R_EXT_DMA_1_CMD__apol__BITNR 21
  444. #define R_EXT_DMA_1_CMD__apol__WIDTH 1
  445. #define R_EXT_DMA_1_CMD__apol__ahigh 0
  446. #define R_EXT_DMA_1_CMD__apol__alow 1
  447. #define R_EXT_DMA_1_CMD__rq_ack__BITNR 20
  448. #define R_EXT_DMA_1_CMD__rq_ack__WIDTH 1
  449. #define R_EXT_DMA_1_CMD__rq_ack__burst 0
  450. #define R_EXT_DMA_1_CMD__rq_ack__handsh 1
  451. #define R_EXT_DMA_1_CMD__wid__BITNR 18
  452. #define R_EXT_DMA_1_CMD__wid__WIDTH 2
  453. #define R_EXT_DMA_1_CMD__wid__byte 0
  454. #define R_EXT_DMA_1_CMD__wid__word 1
  455. #define R_EXT_DMA_1_CMD__wid__dword 2
  456. #define R_EXT_DMA_1_CMD__dir__BITNR 17
  457. #define R_EXT_DMA_1_CMD__dir__WIDTH 1
  458. #define R_EXT_DMA_1_CMD__dir__input 0
  459. #define R_EXT_DMA_1_CMD__dir__output 1
  460. #define R_EXT_DMA_1_CMD__run__BITNR 16
  461. #define R_EXT_DMA_1_CMD__run__WIDTH 1
  462. #define R_EXT_DMA_1_CMD__run__start 1
  463. #define R_EXT_DMA_1_CMD__run__stop 0
  464. #define R_EXT_DMA_1_CMD__trf_count__BITNR 0
  465. #define R_EXT_DMA_1_CMD__trf_count__WIDTH 16
  467. #define R_EXT_DMA_1_STAT (IO_TYPECAST_RO_UDWORD 0xb0000018)
  468. #define R_EXT_DMA_1_STAT__run__BITNR 16
  469. #define R_EXT_DMA_1_STAT__run__WIDTH 1
  470. #define R_EXT_DMA_1_STAT__run__start 1
  471. #define R_EXT_DMA_1_STAT__run__stop 0
  472. #define R_EXT_DMA_1_STAT__trf_count__BITNR 0
  473. #define R_EXT_DMA_1_STAT__trf_count__WIDTH 16
  475. #define R_EXT_DMA_1_ADDR (IO_TYPECAST_UDWORD 0xb000001c)
  476. #define R_EXT_DMA_1_ADDR__ext0_addr__BITNR 2
  477. #define R_EXT_DMA_1_ADDR__ext0_addr__WIDTH 28
  479. /*
  480. !* Timer registers
  481. !*/
  483. #define R_TIMER_CTRL (IO_TYPECAST_UDWORD 0xb0000020)
  484. #define R_TIMER_CTRL__timerdiv1__BITNR 24
  485. #define R_TIMER_CTRL__timerdiv1__WIDTH 8
  486. #define R_TIMER_CTRL__timerdiv0__BITNR 16
  487. #define R_TIMER_CTRL__timerdiv0__WIDTH 8
  488. #define R_TIMER_CTRL__presc_timer1__BITNR 15
  489. #define R_TIMER_CTRL__presc_timer1__WIDTH 1
  490. #define R_TIMER_CTRL__presc_timer1__normal 0
  491. #define R_TIMER_CTRL__presc_timer1__prescale 1
  492. #define R_TIMER_CTRL__i1__BITNR 14
  493. #define R_TIMER_CTRL__i1__WIDTH 1
  494. #define R_TIMER_CTRL__i1__clr 1
  495. #define R_TIMER_CTRL__i1__nop 0
  496. #define R_TIMER_CTRL__tm1__BITNR 12
  497. #define R_TIMER_CTRL__tm1__WIDTH 2
  498. #define R_TIMER_CTRL__tm1__stop_ld 0
  499. #define R_TIMER_CTRL__tm1__freeze 1
  500. #define R_TIMER_CTRL__tm1__run 2
  501. #define R_TIMER_CTRL__tm1__reserved 3
  502. #define R_TIMER_CTRL__clksel1__BITNR 8
  503. #define R_TIMER_CTRL__clksel1__WIDTH 4
  504. #define R_TIMER_CTRL__clksel1__c300Hz 0
  505. #define R_TIMER_CTRL__clksel1__c600Hz 1
  506. #define R_TIMER_CTRL__clksel1__c1200Hz 2
  507. #define R_TIMER_CTRL__clksel1__c2400Hz 3
  508. #define R_TIMER_CTRL__clksel1__c4800Hz 4
  509. #define R_TIMER_CTRL__clksel1__c9600Hz 5
  510. #define R_TIMER_CTRL__clksel1__c19k2Hz 6
  511. #define R_TIMER_CTRL__clksel1__c38k4Hz 7
  512. #define R_TIMER_CTRL__clksel1__c57k6Hz 8
  513. #define R_TIMER_CTRL__clksel1__c115k2Hz 9
  514. #define R_TIMER_CTRL__clksel1__c230k4Hz 10
  515. #define R_TIMER_CTRL__clksel1__c460k8Hz 11
  516. #define R_TIMER_CTRL__clksel1__c921k6Hz 12
  517. #define R_TIMER_CTRL__clksel1__c1843k2Hz 13
  518. #define R_TIMER_CTRL__clksel1__c6250kHz 14
  519. #define R_TIMER_CTRL__clksel1__cascade0 15
  520. #define R_TIMER_CTRL__presc_ext__BITNR 7
  521. #define R_TIMER_CTRL__presc_ext__WIDTH 1
  522. #define R_TIMER_CTRL__presc_ext__prescale 0
  523. #define R_TIMER_CTRL__presc_ext__external 1
  524. #define R_TIMER_CTRL__i0__BITNR 6
  525. #define R_TIMER_CTRL__i0__WIDTH 1
  526. #define R_TIMER_CTRL__i0__clr 1
  527. #define R_TIMER_CTRL__i0__nop 0
  528. #define R_TIMER_CTRL__tm0__BITNR 4
  529. #define R_TIMER_CTRL__tm0__WIDTH 2
  530. #define R_TIMER_CTRL__tm0__stop_ld 0
  531. #define R_TIMER_CTRL__tm0__freeze 1
  532. #define R_TIMER_CTRL__tm0__run 2
  533. #define R_TIMER_CTRL__tm0__reserved 3
  534. #define R_TIMER_CTRL__clksel0__BITNR 0
  535. #define R_TIMER_CTRL__clksel0__WIDTH 4
  536. #define R_TIMER_CTRL__clksel0__c300Hz 0
  537. #define R_TIMER_CTRL__clksel0__c600Hz 1
  538. #define R_TIMER_CTRL__clksel0__c1200Hz 2
  539. #define R_TIMER_CTRL__clksel0__c2400Hz 3
  540. #define R_TIMER_CTRL__clksel0__c4800Hz 4
  541. #define R_TIMER_CTRL__clksel0__c9600Hz 5
  542. #define R_TIMER_CTRL__clksel0__c19k2Hz 6
  543. #define R_TIMER_CTRL__clksel0__c38k4Hz 7
  544. #define R_TIMER_CTRL__clksel0__c57k6Hz 8
  545. #define R_TIMER_CTRL__clksel0__c115k2Hz 9
  546. #define R_TIMER_CTRL__clksel0__c230k4Hz 10
  547. #define R_TIMER_CTRL__clksel0__c460k8Hz 11
  548. #define R_TIMER_CTRL__clksel0__c921k6Hz 12
  549. #define R_TIMER_CTRL__clksel0__c1843k2Hz 13
  550. #define R_TIMER_CTRL__clksel0__c6250kHz 14
  551. #define R_TIMER_CTRL__clksel0__flexible 15
  553. #define R_TIMER_DATA (IO_TYPECAST_RO_UDWORD 0xb0000020)
  554. #define R_TIMER_DATA__timer1__BITNR 24
  555. #define R_TIMER_DATA__timer1__WIDTH 8
  556. #define R_TIMER_DATA__timer0__BITNR 16
  557. #define R_TIMER_DATA__timer0__WIDTH 8
  558. #define R_TIMER_DATA__clkdiv_high__BITNR 8
  559. #define R_TIMER_DATA__clkdiv_high__WIDTH 8
  560. #define R_TIMER_DATA__clkdiv_low__BITNR 0
  561. #define R_TIMER_DATA__clkdiv_low__WIDTH 8
  563. #define R_TIMER01_DATA (IO_TYPECAST_RO_UWORD 0xb0000022)
  564. #define R_TIMER01_DATA__count__BITNR 0
  565. #define R_TIMER01_DATA__count__WIDTH 16
  567. #define R_TIMER0_DATA (IO_TYPECAST_RO_BYTE 0xb0000022)
  568. #define R_TIMER0_DATA__count__BITNR 0
  569. #define R_TIMER0_DATA__count__WIDTH 8
  571. #define R_TIMER1_DATA (IO_TYPECAST_RO_BYTE 0xb0000023)
  572. #define R_TIMER1_DATA__count__BITNR 0
  573. #define R_TIMER1_DATA__count__WIDTH 8
  575. #define R_WATCHDOG (IO_TYPECAST_UDWORD 0xb0000024)
  576. #define R_WATCHDOG__key__BITNR 1
  577. #define R_WATCHDOG__key__WIDTH 3
  578. #define R_WATCHDOG__enable__BITNR 0
  579. #define R_WATCHDOG__enable__WIDTH 1
  580. #define R_WATCHDOG__enable__stop 0
  581. #define R_WATCHDOG__enable__start 1
  583. #define R_CLOCK_PRESCALE (IO_TYPECAST_UDWORD 0xb00000f0)
  584. #define R_CLOCK_PRESCALE__ser_presc__BITNR 16
  585. #define R_CLOCK_PRESCALE__ser_presc__WIDTH 16
  586. #define R_CLOCK_PRESCALE__tim_presc__BITNR 0
  587. #define R_CLOCK_PRESCALE__tim_presc__WIDTH 16
  589. #define R_SERIAL_PRESCALE (IO_TYPECAST_UWORD 0xb00000f2)
  590. #define R_SERIAL_PRESCALE__ser_presc__BITNR 0
  591. #define R_SERIAL_PRESCALE__ser_presc__WIDTH 16
  593. #define R_TIMER_PRESCALE (IO_TYPECAST_UWORD 0xb00000f0)
  594. #define R_TIMER_PRESCALE__tim_presc__BITNR 0
  595. #define R_TIMER_PRESCALE__tim_presc__WIDTH 16
  597. #define R_PRESCALE_STATUS (IO_TYPECAST_RO_UDWORD 0xb00000f0)
  598. #define R_PRESCALE_STATUS__ser_status__BITNR 16
  599. #define R_PRESCALE_STATUS__ser_status__WIDTH 16
  600. #define R_PRESCALE_STATUS__tim_status__BITNR 0
  601. #define R_PRESCALE_STATUS__tim_status__WIDTH 16
  603. #define R_SER_PRESC_STATUS (IO_TYPECAST_RO_UWORD 0xb00000f2)
  604. #define R_SER_PRESC_STATUS__ser_status__BITNR 0
  605. #define R_SER_PRESC_STATUS__ser_status__WIDTH 16
  607. #define R_TIM_PRESC_STATUS (IO_TYPECAST_RO_UWORD 0xb00000f0)
  608. #define R_TIM_PRESC_STATUS__tim_status__BITNR 0
  609. #define R_TIM_PRESC_STATUS__tim_status__WIDTH 16
  611. #define R_SYNC_SERIAL_PRESCALE (IO_TYPECAST_UDWORD 0xb00000f4)
  612. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u3__BITNR 23
  613. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u3__WIDTH 1
  614. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u3__codec 0
  615. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u3__baudrate 1
  616. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u3__BITNR 22
  617. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u3__WIDTH 1
  618. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u3__external 0
  619. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u3__internal 1
  620. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u1__BITNR 21
  621. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u1__WIDTH 1
  622. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u1__codec 0
  623. #define R_SYNC_SERIAL_PRESCALE__clk_sel_u1__baudrate 1
  624. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u1__BITNR 20
  625. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u1__WIDTH 1
  626. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u1__external 0
  627. #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u1__internal 1
  628. #define R_SYNC_SERIAL_PRESCALE__prescaler__BITNR 16
  629. #define R_SYNC_SERIAL_PRESCALE__prescaler__WIDTH 3
  630. #define R_SYNC_SERIAL_PRESCALE__prescaler__div1 0
  631. #define R_SYNC_SERIAL_PRESCALE__prescaler__div2 1
  632. #define R_SYNC_SERIAL_PRESCALE__prescaler__div4 2
  633. #define R_SYNC_SERIAL_PRESCALE__prescaler__div8 3
  634. #define R_SYNC_SERIAL_PRESCALE__prescaler__div16 4
  635. #define R_SYNC_SERIAL_PRESCALE__prescaler__div32 5
  636. #define R_SYNC_SERIAL_PRESCALE__prescaler__div64 6
  637. #define R_SYNC_SERIAL_PRESCALE__prescaler__div128 7
  638. #define R_SYNC_SERIAL_PRESCALE__warp_mode__BITNR 15
  639. #define R_SYNC_SERIAL_PRESCALE__warp_mode__WIDTH 1
  640. #define R_SYNC_SERIAL_PRESCALE__warp_mode__normal 0
  641. #define R_SYNC_SERIAL_PRESCALE__warp_mode__enabled 1
  642. #define R_SYNC_SERIAL_PRESCALE__frame_rate__BITNR 11
  643. #define R_SYNC_SERIAL_PRESCALE__frame_rate__WIDTH 4
  644. #define R_SYNC_SERIAL_PRESCALE__word_rate__BITNR 0
  645. #define R_SYNC_SERIAL_PRESCALE__word_rate__WIDTH 10
  647. /*
  648. !* Shared RAM interface registers
  649. !*/
  651. #define R_SHARED_RAM_CONFIG (IO_TYPECAST_UDWORD 0xb0000040)
  652. #define R_SHARED_RAM_CONFIG__width__BITNR 3
  653. #define R_SHARED_RAM_CONFIG__width__WIDTH 1
  654. #define R_SHARED_RAM_CONFIG__width__byte 0
  655. #define R_SHARED_RAM_CONFIG__width__word 1
  656. #define R_SHARED_RAM_CONFIG__enable__BITNR 2
  657. #define R_SHARED_RAM_CONFIG__enable__WIDTH 1
  658. #define R_SHARED_RAM_CONFIG__enable__yes 1
  659. #define R_SHARED_RAM_CONFIG__enable__no 0
  660. #define R_SHARED_RAM_CONFIG__pint__BITNR 1
  661. #define R_SHARED_RAM_CONFIG__pint__WIDTH 1
  662. #define R_SHARED_RAM_CONFIG__pint__int 1
  663. #define R_SHARED_RAM_CONFIG__pint__nop 0
  664. #define R_SHARED_RAM_CONFIG__clri__BITNR 0
  665. #define R_SHARED_RAM_CONFIG__clri__WIDTH 1
  666. #define R_SHARED_RAM_CONFIG__clri__clr 1
  667. #define R_SHARED_RAM_CONFIG__clri__nop 0
  669. #define R_SHARED_RAM_ADDR (IO_TYPECAST_UDWORD 0xb0000044)
  670. #define R_SHARED_RAM_ADDR__base_addr__BITNR 8
  671. #define R_SHARED_RAM_ADDR__base_addr__WIDTH 22
  673. /*
  674. !* General config registers
  675. !*/
  677. #define R_GEN_CONFIG (IO_TYPECAST_UDWORD 0xb000002c)
  678. #define R_GEN_CONFIG__par_w__BITNR 31
  679. #define R_GEN_CONFIG__par_w__WIDTH 1
  680. #define R_GEN_CONFIG__par_w__select 1
  681. #define R_GEN_CONFIG__par_w__disable 0
  682. #define R_GEN_CONFIG__usb2__BITNR 30
  683. #define R_GEN_CONFIG__usb2__WIDTH 1
  684. #define R_GEN_CONFIG__usb2__select 1
  685. #define R_GEN_CONFIG__usb2__disable 0
  686. #define R_GEN_CONFIG__usb1__BITNR 29
  687. #define R_GEN_CONFIG__usb1__WIDTH 1
  688. #define R_GEN_CONFIG__usb1__select 1
  689. #define R_GEN_CONFIG__usb1__disable 0
  690. #define R_GEN_CONFIG__g24dir__BITNR 27
  691. #define R_GEN_CONFIG__g24dir__WIDTH 1
  692. #define R_GEN_CONFIG__g24dir__in 0
  693. #define R_GEN_CONFIG__g24dir__out 1
  694. #define R_GEN_CONFIG__g16_23dir__BITNR 26
  695. #define R_GEN_CONFIG__g16_23dir__WIDTH 1
  696. #define R_GEN_CONFIG__g16_23dir__in 0
  697. #define R_GEN_CONFIG__g16_23dir__out 1
  698. #define R_GEN_CONFIG__g8_15dir__BITNR 25
  699. #define R_GEN_CONFIG__g8_15dir__WIDTH 1
  700. #define R_GEN_CONFIG__g8_15dir__in 0
  701. #define R_GEN_CONFIG__g8_15dir__out 1
  702. #define R_GEN_CONFIG__g0dir__BITNR 24
  703. #define R_GEN_CONFIG__g0dir__WIDTH 1
  704. #define R_GEN_CONFIG__g0dir__in 0
  705. #define R_GEN_CONFIG__g0dir__out 1
  706. #define R_GEN_CONFIG__dma9__BITNR 23
  707. #define R_GEN_CONFIG__dma9__WIDTH 1
  708. #define R_GEN_CONFIG__dma9__usb 0
  709. #define R_GEN_CONFIG__dma9__serial1 1
  710. #define R_GEN_CONFIG__dma8__BITNR 22
  711. #define R_GEN_CONFIG__dma8__WIDTH 1
  712. #define R_GEN_CONFIG__dma8__usb 0
  713. #define R_GEN_CONFIG__dma8__serial1 1
  714. #define R_GEN_CONFIG__dma7__BITNR 20
  715. #define R_GEN_CONFIG__dma7__WIDTH 2
  716. #define R_GEN_CONFIG__dma7__unused 0
  717. #define R_GEN_CONFIG__dma7__serial0 1
  718. #define R_GEN_CONFIG__dma7__extdma1 2
  719. #define R_GEN_CONFIG__dma7__intdma6 3
  720. #define R_GEN_CONFIG__dma6__BITNR 18
  721. #define R_GEN_CONFIG__dma6__WIDTH 2
  722. #define R_GEN_CONFIG__dma6__unused 0
  723. #define R_GEN_CONFIG__dma6__serial0 1
  724. #define R_GEN_CONFIG__dma6__extdma1 2
  725. #define R_GEN_CONFIG__dma6__intdma7 3
  726. #define R_GEN_CONFIG__dma5__BITNR 16
  727. #define R_GEN_CONFIG__dma5__WIDTH 2
  728. #define R_GEN_CONFIG__dma5__par1 0
  729. #define R_GEN_CONFIG__dma5__scsi1 1
  730. #define R_GEN_CONFIG__dma5__serial3 2
  731. #define R_GEN_CONFIG__dma5__extdma0 3
  732. #define R_GEN_CONFIG__dma4__BITNR 14
  733. #define R_GEN_CONFIG__dma4__WIDTH 2
  734. #define R_GEN_CONFIG__dma4__par1 0
  735. #define R_GEN_CONFIG__dma4__scsi1 1
  736. #define R_GEN_CONFIG__dma4__serial3 2
  737. #define R_GEN_CONFIG__dma4__extdma0 3
  738. #define R_GEN_CONFIG__dma3__BITNR 12
  739. #define R_GEN_CONFIG__dma3__WIDTH 2
  740. #define R_GEN_CONFIG__dma3__par0 0
  741. #define R_GEN_CONFIG__dma3__scsi0 1
  742. #define R_GEN_CONFIG__dma3__serial2 2
  743. #define R_GEN_CONFIG__dma3__ata 3
  744. #define R_GEN_CONFIG__dma2__BITNR 10
  745. #define R_GEN_CONFIG__dma2__WIDTH 2
  746. #define R_GEN_CONFIG__dma2__par0 0
  747. #define R_GEN_CONFIG__dma2__scsi0 1
  748. #define R_GEN_CONFIG__dma2__serial2 2
  749. #define R_GEN_CONFIG__dma2__ata 3
  750. #define R_GEN_CONFIG__mio_w__BITNR 9
  751. #define R_GEN_CONFIG__mio_w__WIDTH 1
  752. #define R_GEN_CONFIG__mio_w__select 1
  753. #define R_GEN_CONFIG__mio_w__disable 0
  754. #define R_GEN_CONFIG__ser3__BITNR 8
  755. #define R_GEN_CONFIG__ser3__WIDTH 1
  756. #define R_GEN_CONFIG__ser3__select 1
  757. #define R_GEN_CONFIG__ser3__disable 0
  758. #define R_GEN_CONFIG__par1__BITNR 7
  759. #define R_GEN_CONFIG__par1__WIDTH 1
  760. #define R_GEN_CONFIG__par1__select 1
  761. #define R_GEN_CONFIG__par1__disable 0
  762. #define R_GEN_CONFIG__scsi0w__BITNR 6
  763. #define R_GEN_CONFIG__scsi0w__WIDTH 1
  764. #define R_GEN_CONFIG__scsi0w__select 1
  765. #define R_GEN_CONFIG__scsi0w__disable 0
  766. #define R_GEN_CONFIG__scsi1__BITNR 5
  767. #define R_GEN_CONFIG__scsi1__WIDTH 1
  768. #define R_GEN_CONFIG__scsi1__select 1
  769. #define R_GEN_CONFIG__scsi1__disable 0
  770. #define R_GEN_CONFIG__mio__BITNR 4
  771. #define R_GEN_CONFIG__mio__WIDTH 1
  772. #define R_GEN_CONFIG__mio__select 1
  773. #define R_GEN_CONFIG__mio__disable 0
  774. #define R_GEN_CONFIG__ser2__BITNR 3
  775. #define R_GEN_CONFIG__ser2__WIDTH 1
  776. #define R_GEN_CONFIG__ser2__select 1
  777. #define R_GEN_CONFIG__ser2__disable 0
  778. #define R_GEN_CONFIG__par0__BITNR 2
  779. #define R_GEN_CONFIG__par0__WIDTH 1
  780. #define R_GEN_CONFIG__par0__select 1
  781. #define R_GEN_CONFIG__par0__disable 0
  782. #define R_GEN_CONFIG__ata__BITNR 1
  783. #define R_GEN_CONFIG__ata__WIDTH 1
  784. #define R_GEN_CONFIG__ata__select 1
  785. #define R_GEN_CONFIG__ata__disable 0
  786. #define R_GEN_CONFIG__scsi0__BITNR 0
  787. #define R_GEN_CONFIG__scsi0__WIDTH 1
  788. #define R_GEN_CONFIG__scsi0__select 1
  789. #define R_GEN_CONFIG__scsi0__disable 0
  791. #define R_GEN_CONFIG_II (IO_TYPECAST_UDWORD 0xb0000034)
  792. #define R_GEN_CONFIG_II__sermode3__BITNR 6
  793. #define R_GEN_CONFIG_II__sermode3__WIDTH 1
  794. #define R_GEN_CONFIG_II__sermode3__async 0
  795. #define R_GEN_CONFIG_II__sermode3__sync 1
  796. #define R_GEN_CONFIG_II__sermode1__BITNR 4
  797. #define R_GEN_CONFIG_II__sermode1__WIDTH 1
  798. #define R_GEN_CONFIG_II__sermode1__async 0
  799. #define R_GEN_CONFIG_II__sermode1__sync 1
  800. #define R_GEN_CONFIG_II__ext_clk__BITNR 2
  801. #define R_GEN_CONFIG_II__ext_clk__WIDTH 1
  802. #define R_GEN_CONFIG_II__ext_clk__select 1
  803. #define R_GEN_CONFIG_II__ext_clk__disable 0
  804. #define R_GEN_CONFIG_II__ser2__BITNR 1
  805. #define R_GEN_CONFIG_II__ser2__WIDTH 1
  806. #define R_GEN_CONFIG_II__ser2__select 1
  807. #define R_GEN_CONFIG_II__ser2__disable 0
  808. #define R_GEN_CONFIG_II__ser3__BITNR 0
  809. #define R_GEN_CONFIG_II__ser3__WIDTH 1
  810. #define R_GEN_CONFIG_II__ser3__select 1
  811. #define R_GEN_CONFIG_II__ser3__disable 0
  813. #define R_PORT_G_DATA (IO_TYPECAST_UDWORD 0xb0000028)
  814. #define R_PORT_G_DATA__data__BITNR 0
  815. #define R_PORT_G_DATA__data__WIDTH 32
  817. /*
  818. !* General port configuration registers
  819. !*/
  821. #define R_PORT_PA_SET (IO_TYPECAST_UDWORD 0xb0000030)
  822. #define R_PORT_PA_SET__dir7__BITNR 15
  823. #define R_PORT_PA_SET__dir7__WIDTH 1
  824. #define R_PORT_PA_SET__dir7__input 0
  825. #define R_PORT_PA_SET__dir7__output 1
  826. #define R_PORT_PA_SET__dir6__BITNR 14
  827. #define R_PORT_PA_SET__dir6__WIDTH 1
  828. #define R_PORT_PA_SET__dir6__input 0
  829. #define R_PORT_PA_SET__dir6__output 1
  830. #define R_PORT_PA_SET__dir5__BITNR 13
  831. #define R_PORT_PA_SET__dir5__WIDTH 1
  832. #define R_PORT_PA_SET__dir5__input 0
  833. #define R_PORT_PA_SET__dir5__output 1
  834. #define R_PORT_PA_SET__dir4__BITNR 12
  835. #define R_PORT_PA_SET__dir4__WIDTH 1
  836. #define R_PORT_PA_SET__dir4__input 0
  837. #define R_PORT_PA_SET__dir4__output 1
  838. #define R_PORT_PA_SET__dir3__BITNR 11
  839. #define R_PORT_PA_SET__dir3__WIDTH 1
  840. #define R_PORT_PA_SET__dir3__input 0
  841. #define R_PORT_PA_SET__dir3__output 1
  842. #define R_PORT_PA_SET__dir2__BITNR 10
  843. #define R_PORT_PA_SET__dir2__WIDTH 1
  844. #define R_PORT_PA_SET__dir2__input 0
  845. #define R_PORT_PA_SET__dir2__output 1
  846. #define R_PORT_PA_SET__dir1__BITNR 9
  847. #define R_PORT_PA_SET__dir1__WIDTH 1
  848. #define R_PORT_PA_SET__dir1__input 0
  849. #define R_PORT_PA_SET__dir1__output 1
  850. #define R_PORT_PA_SET__dir0__BITNR 8
  851. #define R_PORT_PA_SET__dir0__WIDTH 1
  852. #define R_PORT_PA_SET__dir0__input 0
  853. #define R_PORT_PA_SET__dir0__output 1
  854. #define R_PORT_PA_SET__data_out__BITNR 0
  855. #define R_PORT_PA_SET__data_out__WIDTH 8
  857. #define R_PORT_PA_DATA (IO_TYPECAST_BYTE 0xb0000030)
  858. #define R_PORT_PA_DATA__data_out__BITNR 0
  859. #define R_PORT_PA_DATA__data_out__WIDTH 8
  861. #define R_PORT_PA_DIR (IO_TYPECAST_BYTE 0xb0000031)
  862. #define R_PORT_PA_DIR__dir7__BITNR 7
  863. #define R_PORT_PA_DIR__dir7__WIDTH 1
  864. #define R_PORT_PA_DIR__dir7__input 0
  865. #define R_PORT_PA_DIR__dir7__output 1
  866. #define R_PORT_PA_DIR__dir6__BITNR 6
  867. #define R_PORT_PA_DIR__dir6__WIDTH 1
  868. #define R_PORT_PA_DIR__dir6__input 0
  869. #define R_PORT_PA_DIR__dir6__output 1
  870. #define R_PORT_PA_DIR__dir5__BITNR 5
  871. #define R_PORT_PA_DIR__dir5__WIDTH 1
  872. #define R_PORT_PA_DIR__dir5__input 0
  873. #define R_PORT_PA_DIR__dir5__output 1
  874. #define R_PORT_PA_DIR__dir4__BITNR 4
  875. #define R_PORT_PA_DIR__dir4__WIDTH 1
  876. #define R_PORT_PA_DIR__dir4__input 0
  877. #define R_PORT_PA_DIR__dir4__output 1
  878. #define R_PORT_PA_DIR__dir3__BITNR 3
  879. #define R_PORT_PA_DIR__dir3__WIDTH 1
  880. #define R_PORT_PA_DIR__dir3__input 0
  881. #define R_PORT_PA_DIR__dir3__output 1
  882. #define R_PORT_PA_DIR__dir2__BITNR 2
  883. #define R_PORT_PA_DIR__dir2__WIDTH 1
  884. #define R_PORT_PA_DIR__dir2__input 0
  885. #define R_PORT_PA_DIR__dir2__output 1
  886. #define R_PORT_PA_DIR__dir1__BITNR 1
  887. #define R_PORT_PA_DIR__dir1__WIDTH 1
  888. #define R_PORT_PA_DIR__dir1__input 0
  889. #define R_PORT_PA_DIR__dir1__output 1
  890. #define R_PORT_PA_DIR__dir0__BITNR 0
  891. #define R_PORT_PA_DIR__dir0__WIDTH 1
  892. #define R_PORT_PA_DIR__dir0__input 0
  893. #define R_PORT_PA_DIR__dir0__output 1
  895. #define R_PORT_PA_READ (IO_TYPECAST_RO_UDWORD 0xb0000030)
  896. #define R_PORT_PA_READ__data_in__BITNR 0
  897. #define R_PORT_PA_READ__data_in__WIDTH 8
  899. #define R_PORT_PB_SET (IO_TYPECAST_UDWORD 0xb0000038)
  900. #define R_PORT_PB_SET__syncser3__BITNR 29
  901. #define R_PORT_PB_SET__syncser3__WIDTH 1
  902. #define R_PORT_PB_SET__syncser3__port_cs 0
  903. #define R_PORT_PB_SET__syncser3__ss3extra 1
  904. #define R_PORT_PB_SET__syncser1__BITNR 28
  905. #define R_PORT_PB_SET__syncser1__WIDTH 1
  906. #define R_PORT_PB_SET__syncser1__port_cs 0
  907. #define R_PORT_PB_SET__syncser1__ss1extra 1
  908. #define R_PORT_PB_SET__i2c_en__BITNR 27
  909. #define R_PORT_PB_SET__i2c_en__WIDTH 1
  910. #define R_PORT_PB_SET__i2c_en__off 0
  911. #define R_PORT_PB_SET__i2c_en__on 1
  912. #define R_PORT_PB_SET__i2c_d__BITNR 26
  913. #define R_PORT_PB_SET__i2c_d__WIDTH 1
  914. #define R_PORT_PB_SET__i2c_clk__BITNR 25
  915. #define R_PORT_PB_SET__i2c_clk__WIDTH 1
  916. #define R_PORT_PB_SET__i2c_oe___BITNR 24
  917. #define R_PORT_PB_SET__i2c_oe___WIDTH 1
  918. #define R_PORT_PB_SET__i2c_oe___enable 0
  919. #define R_PORT_PB_SET__i2c_oe___disable 1
  920. #define R_PORT_PB_SET__cs7__BITNR 23
  921. #define R_PORT_PB_SET__cs7__WIDTH 1
  922. #define R_PORT_PB_SET__cs7__port 0
  923. #define R_PORT_PB_SET__cs7__cs 1
  924. #define R_PORT_PB_SET__cs6__BITNR 22
  925. #define R_PORT_PB_SET__cs6__WIDTH 1
  926. #define R_PORT_PB_SET__cs6__port 0
  927. #define R_PORT_PB_SET__cs6__cs 1
  928. #define R_PORT_PB_SET__cs5__BITNR 21
  929. #define R_PORT_PB_SET__cs5__WIDTH 1
  930. #define R_PORT_PB_SET__cs5__port 0
  931. #define R_PORT_PB_SET__cs5__cs 1
  932. #define R_PORT_PB_SET__cs4__BITNR 20
  933. #define R_PORT_PB_SET__cs4__WIDTH 1
  934. #define R_PORT_PB_SET__cs4__port 0
  935. #define R_PORT_PB_SET__cs4__cs 1
  936. #define R_PORT_PB_SET__cs3__BITNR 19
  937. #define R_PORT_PB_SET__cs3__WIDTH 1
  938. #define R_PORT_PB_SET__cs3__port 0
  939. #define R_PORT_PB_SET__cs3__cs 1
  940. #define R_PORT_PB_SET__cs2__BITNR 18
  941. #define R_PORT_PB_SET__cs2__WIDTH 1
  942. #define R_PORT_PB_SET__cs2__port 0
  943. #define R_PORT_PB_SET__cs2__cs 1
  944. #define R_PORT_PB_SET__scsi1__BITNR 17
  945. #define R_PORT_PB_SET__scsi1__WIDTH 1
  946. #define R_PORT_PB_SET__scsi1__port_cs 0
  947. #define R_PORT_PB_SET__scsi1__enph 1
  948. #define R_PORT_PB_SET__scsi0__BITNR 16
  949. #define R_PORT_PB_SET__scsi0__WIDTH 1
  950. #define R_PORT_PB_SET__scsi0__port_cs 0
  951. #define R_PORT_PB_SET__scsi0__enph 1
  952. #define R_PORT_PB_SET__dir7__BITNR 15
  953. #define R_PORT_PB_SET__dir7__WIDTH 1
  954. #define R_PORT_PB_SET__dir7__input 0
  955. #define R_PORT_PB_SET__dir7__output 1
  956. #define R_PORT_PB_SET__dir6__BITNR 14
  957. #define R_PORT_PB_SET__dir6__WIDTH 1
  958. #define R_PORT_PB_SET__dir6__input 0
  959. #define R_PORT_PB_SET__dir6__output 1
  960. #define R_PORT_PB_SET__dir5__BITNR 13
  961. #define R_PORT_PB_SET__dir5__WIDTH 1
  962. #define R_PORT_PB_SET__dir5__input 0
  963. #define R_PORT_PB_SET__dir5__output 1
  964. #define R_PORT_PB_SET__dir4__BITNR 12
  965. #define R_PORT_PB_SET__dir4__WIDTH 1
  966. #define R_PORT_PB_SET__dir4__input 0
  967. #define R_PORT_PB_SET__dir4__output 1
  968. #define R_PORT_PB_SET__dir3__BITNR 11
  969. #define R_PORT_PB_SET__dir3__WIDTH 1
  970. #define R_PORT_PB_SET__dir3__input 0
  971. #define R_PORT_PB_SET__dir3__output 1
  972. #define R_PORT_PB_SET__dir2__BITNR 10
  973. #define R_PORT_PB_SET__dir2__WIDTH 1
  974. #define R_PORT_PB_SET__dir2__input 0
  975. #define R_PORT_PB_SET__dir2__output 1
  976. #define R_PORT_PB_SET__dir1__BITNR 9
  977. #define R_PORT_PB_SET__dir1__WIDTH 1
  978. #define R_PORT_PB_SET__dir1__input 0
  979. #define R_PORT_PB_SET__dir1__output 1
  980. #define R_PORT_PB_SET__dir0__BITNR 8
  981. #define R_PORT_PB_SET__dir0__WIDTH 1
  982. #define R_PORT_PB_SET__dir0__input 0
  983. #define R_PORT_PB_SET__dir0__output 1
  984. #define R_PORT_PB_SET__data_out__BITNR 0
  985. #define R_PORT_PB_SET__data_out__WIDTH 8
  987. #define R_PORT_PB_DATA (IO_TYPECAST_BYTE 0xb0000038)
  988. #define R_PORT_PB_DATA__data_out__BITNR 0
  989. #define R_PORT_PB_DATA__data_out__WIDTH 8
  991. #define R_PORT_PB_DIR (IO_TYPECAST_BYTE 0xb0000039)
  992. #define R_PORT_PB_DIR__dir7__BITNR 7
  993. #define R_PORT_PB_DIR__dir7__WIDTH 1
  994. #define R_PORT_PB_DIR__dir7__input 0
  995. #define R_PORT_PB_DIR__dir7__output 1
  996. #define R_PORT_PB_DIR__dir6__BITNR 6
  997. #define R_PORT_PB_DIR__dir6__WIDTH 1
  998. #define R_PORT_PB_DIR__dir6__input 0
  999. #define R_PORT_PB_DIR__dir6__output 1
  1000. #define R_PORT_PB_DIR__dir5__BITNR 5
  1001. #define R_PORT_PB_DIR__dir5__WIDTH 1
  1002. #define R_PORT_PB_DIR__dir5__input 0
  1003. #define R_PORT_PB_DIR__dir5__output 1
  1004. #define R_PORT_PB_DIR__dir4__BITNR 4
  1005. #define R_PORT_PB_DIR__dir4__WIDTH 1
  1006. #define R_PORT_PB_DIR__dir4__input 0
  1007. #define R_PORT_PB_DIR__dir4__output 1
  1008. #define R_PORT_PB_DIR__dir3__BITNR 3
  1009. #define R_PORT_PB_DIR__dir3__WIDTH 1
  1010. #define R_PORT_PB_DIR__dir3__input 0
  1011. #define R_PORT_PB_DIR__dir3__output 1
  1012. #define R_PORT_PB_DIR__dir2__BITNR 2
  1013. #define R_PORT_PB_DIR__dir2__WIDTH 1
  1014. #define R_PORT_PB_DIR__dir2__input 0
  1015. #define R_PORT_PB_DIR__dir2__output 1
  1016. #define R_PORT_PB_DIR__dir1__BITNR 1
  1017. #define R_PORT_PB_DIR__dir1__WIDTH 1
  1018. #define R_PORT_PB_DIR__dir1__input 0
  1019. #define R_PORT_PB_DIR__dir1__output 1
  1020. #define R_PORT_PB_DIR__dir0__BITNR 0
  1021. #define R_PORT_PB_DIR__dir0__WIDTH 1
  1022. #define R_PORT_PB_DIR__dir0__input 0
  1023. #define R_PORT_PB_DIR__dir0__output 1
  1025. #define R_PORT_PB_CONFIG (IO_TYPECAST_BYTE 0xb000003a)
  1026. #define R_PORT_PB_CONFIG__cs7__BITNR 7
  1027. #define R_PORT_PB_CONFIG__cs7__WIDTH 1
  1028. #define R_PORT_PB_CONFIG__cs7__port 0
  1029. #define R_PORT_PB_CONFIG__cs7__cs 1
  1030. #define R_PORT_PB_CONFIG__cs6__BITNR 6
  1031. #define R_PORT_PB_CONFIG__cs6__WIDTH 1
  1032. #define R_PORT_PB_CONFIG__cs6__port 0
  1033. #define R_PORT_PB_CONFIG__cs6__cs 1
  1034. #define R_PORT_PB_CONFIG__cs5__BITNR 5
  1035. #define R_PORT_PB_CONFIG__cs5__WIDTH 1
  1036. #define R_PORT_PB_CONFIG__cs5__port 0
  1037. #define R_PORT_PB_CONFIG__cs5__cs 1
  1038. #define R_PORT_PB_CONFIG__cs4__BITNR 4
  1039. #define R_PORT_PB_CONFIG__cs4__WIDTH 1
  1040. #define R_PORT_PB_CONFIG__cs4__port 0
  1041. #define R_PORT_PB_CONFIG__cs4__cs 1
  1042. #define R_PORT_PB_CONFIG__cs3__BITNR 3
  1043. #define R_PORT_PB_CONFIG__cs3__WIDTH 1
  1044. #define R_PORT_PB_CONFIG__cs3__port 0
  1045. #define R_PORT_PB_CONFIG__cs3__cs 1
  1046. #define R_PORT_PB_CONFIG__cs2__BITNR 2
  1047. #define R_PORT_PB_CONFIG__cs2__WIDTH 1
  1048. #define R_PORT_PB_CONFIG__cs2__port 0
  1049. #define R_PORT_PB_CONFIG__cs2__cs 1
  1050. #define R_PORT_PB_CONFIG__scsi1__BITNR 1
  1051. #define R_PORT_PB_CONFIG__scsi1__WIDTH 1
  1052. #define R_PORT_PB_CONFIG__scsi1__port_cs 0
  1053. #define R_PORT_PB_CONFIG__scsi1__enph 1
  1054. #define R_PORT_PB_CONFIG__scsi0__BITNR 0
  1055. #define R_PORT_PB_CONFIG__scsi0__WIDTH 1
  1056. #define R_PORT_PB_CONFIG__scsi0__port_cs 0
  1057. #define R_PORT_PB_CONFIG__scsi0__enph 1
  1059. #define R_PORT_PB_I2C (IO_TYPECAST_BYTE 0xb000003b)
  1060. #define R_PORT_PB_I2C__syncser3__BITNR 5
  1061. #define R_PORT_PB_I2C__syncser3__WIDTH 1
  1062. #define R_PORT_PB_I2C__syncser3__port_cs 0
  1063. #define R_PORT_PB_I2C__syncser3__ss3extra 1
  1064. #define R_PORT_PB_I2C__syncser1__BITNR 4
  1065. #define R_PORT_PB_I2C__syncser1__WIDTH 1
  1066. #define R_PORT_PB_I2C__syncser1__port_cs 0
  1067. #define R_PORT_PB_I2C__syncser1__ss1extra 1
  1068. #define R_PORT_PB_I2C__i2c_en__BITNR 3
  1069. #define R_PORT_PB_I2C__i2c_en__WIDTH 1
  1070. #define R_PORT_PB_I2C__i2c_en__off 0
  1071. #define R_PORT_PB_I2C__i2c_en__on 1
  1072. #define R_PORT_PB_I2C__i2c_d__BITNR 2
  1073. #define R_PORT_PB_I2C__i2c_d__WIDTH 1
  1074. #define R_PORT_PB_I2C__i2c_clk__BITNR 1
  1075. #define R_PORT_PB_I2C__i2c_clk__WIDTH 1
  1076. #define R_PORT_PB_I2C__i2c_oe___BITNR 0
  1077. #define R_PORT_PB_I2C__i2c_oe___WIDTH 1
  1078. #define R_PORT_PB_I2C__i2c_oe___enable 0
  1079. #define R_PORT_PB_I2C__i2c_oe___disable 1
  1081. #define R_PORT_PB_READ (IO_TYPECAST_RO_UDWORD 0xb0000038)
  1082. #define R_PORT_PB_READ__data_in__BITNR 0
  1083. #define R_PORT_PB_READ__data_in__WIDTH 8
  1085. /*
  1086. !* Serial port registers
  1087. !*/
  1089. #define R_SERIAL0_CTRL (IO_TYPECAST_UDWORD 0xb0000060)
  1090. #define R_SERIAL0_CTRL__tr_baud__BITNR 28
  1091. #define R_SERIAL0_CTRL__tr_baud__WIDTH 4
  1092. #define R_SERIAL0_CTRL__tr_baud__c300Hz 0
  1093. #define R_SERIAL0_CTRL__tr_baud__c600Hz 1
  1094. #define R_SERIAL0_CTRL__tr_baud__c1200Hz 2
  1095. #define R_SERIAL0_CTRL__tr_baud__c2400Hz 3
  1096. #define R_SERIAL0_CTRL__tr_baud__c4800Hz 4
  1097. #define R_SERIAL0_CTRL__tr_baud__c9600Hz 5
  1098. #define R_SERIAL0_CTRL__tr_baud__c19k2Hz 6
  1099. #define R_SERIAL0_CTRL__tr_baud__c38k4Hz 7
  1100. #define R_SERIAL0_CTRL__tr_baud__c57k6Hz 8
  1101. #define R_SERIAL0_CTRL__tr_baud__c115k2Hz 9
  1102. #define R_SERIAL0_CTRL__tr_baud__c230k4Hz 10
  1103. #define R_SERIAL0_CTRL__tr_baud__c460k8Hz 11
  1104. #define R_SERIAL0_CTRL__tr_baud__c921k6Hz 12
  1105. #define R_SERIAL0_CTRL__tr_baud__c1843k2Hz 13
  1106. #define R_SERIAL0_CTRL__tr_baud__c6250kHz 14
  1107. #define R_SERIAL0_CTRL__tr_baud__reserved 15
  1108. #define R_SERIAL0_CTRL__rec_baud__BITNR 24
  1109. #define R_SERIAL0_CTRL__rec_baud__WIDTH 4
  1110. #define R_SERIAL0_CTRL__rec_baud__c300Hz 0
  1111. #define R_SERIAL0_CTRL__rec_baud__c600Hz 1
  1112. #define R_SERIAL0_CTRL__rec_baud__c1200Hz 2
  1113. #define R_SERIAL0_CTRL__rec_baud__c2400Hz 3
  1114. #define R_SERIAL0_CTRL__rec_baud__c4800Hz 4
  1115. #define R_SERIAL0_CTRL__rec_baud__c9600Hz 5
  1116. #define R_SERIAL0_CTRL__rec_baud__c19k2Hz 6
  1117. #define R_SERIAL0_CTRL__rec_baud__c38k4Hz 7
  1118. #define R_SERIAL0_CTRL__rec_baud__c57k6Hz 8
  1119. #define R_SERIAL0_CTRL__rec_baud__c115k2Hz 9
  1120. #define R_SERIAL0_CTRL__rec_baud__c230k4Hz 10
  1121. #define R_SERIAL0_CTRL__rec_baud__c460k8Hz 11
  1122. #define R_SERIAL0_CTRL__rec_baud__c921k6Hz 12
  1123. #define R_SERIAL0_CTRL__rec_baud__c1843k2Hz 13
  1124. #define R_SERIAL0_CTRL__rec_baud__c6250kHz 14
  1125. #define R_SERIAL0_CTRL__rec_baud__reserved 15
  1126. #define R_SERIAL0_CTRL__dma_err__BITNR 23
  1127. #define R_SERIAL0_CTRL__dma_err__WIDTH 1
  1128. #define R_SERIAL0_CTRL__dma_err__stop 0
  1129. #define R_SERIAL0_CTRL__dma_err__ignore 1
  1130. #define R_SERIAL0_CTRL__rec_enable__BITNR 22
  1131. #define R_SERIAL0_CTRL__rec_enable__WIDTH 1
  1132. #define R_SERIAL0_CTRL__rec_enable__disable 0
  1133. #define R_SERIAL0_CTRL__rec_enable__enable 1
  1134. #define R_SERIAL0_CTRL__rts___BITNR 21
  1135. #define R_SERIAL0_CTRL__rts___WIDTH 1
  1136. #define R_SERIAL0_CTRL__rts___active 0
  1137. #define R_SERIAL0_CTRL__rts___inactive 1
  1138. #define R_SERIAL0_CTRL__sampling__BITNR 20
  1139. #define R_SERIAL0_CTRL__sampling__WIDTH 1
  1140. #define R_SERIAL0_CTRL__sampling__middle 0
  1141. #define R_SERIAL0_CTRL__sampling__majority 1
  1142. #define R_SERIAL0_CTRL__rec_stick_par__BITNR 19
  1143. #define R_SERIAL0_CTRL__rec_stick_par__WIDTH 1
  1144. #define R_SERIAL0_CTRL__rec_stick_par__normal 0
  1145. #define R_SERIAL0_CTRL__rec_stick_par__stick 1
  1146. #define R_SERIAL0_CTRL__rec_par__BITNR 18
  1147. #define R_SERIAL0_CTRL__rec_par__WIDTH 1
  1148. #define R_SERIAL0_CTRL__rec_par__even 0
  1149. #define R_SERIAL0_CTRL__rec_par__odd 1
  1150. #define R_SERIAL0_CTRL__rec_par_en__BITNR 17
  1151. #define R_SERIAL0_CTRL__rec_par_en__WIDTH 1
  1152. #define R_SERIAL0_CTRL__rec_par_en__disable 0
  1153. #define R_SERIAL0_CTRL__rec_par_en__enable 1
  1154. #define R_SERIAL0_CTRL__rec_bitnr__BITNR 16
  1155. #define R_SERIAL0_CTRL__rec_bitnr__WIDTH 1
  1156. #define R_SERIAL0_CTRL__rec_bitnr__rec_8bit 0
  1157. #define R_SERIAL0_CTRL__rec_bitnr__rec_7bit 1
  1158. #define R_SERIAL0_CTRL__txd__BITNR 15
  1159. #define R_SERIAL0_CTRL__txd__WIDTH 1
  1160. #define R_SERIAL0_CTRL__tr_enable__BITNR 14
  1161. #define R_SERIAL0_CTRL__tr_enable__WIDTH 1
  1162. #define R_SERIAL0_CTRL__tr_enable__disable 0
  1163. #define R_SERIAL0_CTRL__tr_enable__enable 1
  1164. #define R_SERIAL0_CTRL__auto_cts__BITNR 13
  1165. #define R_SERIAL0_CTRL__auto_cts__WIDTH 1
  1166. #define R_SERIAL0_CTRL__auto_cts__disabled 0
  1167. #define R_SERIAL0_CTRL__auto_cts__active 1
  1168. #define R_SERIAL0_CTRL__stop_bits__BITNR 12
  1169. #define R_SERIAL0_CTRL__stop_bits__WIDTH 1
  1170. #define R_SERIAL0_CTRL__stop_bits__one_bit 0
  1171. #define R_SERIAL0_CTRL__stop_bits__two_bits 1
  1172. #define R_SERIAL0_CTRL__tr_stick_par__BITNR 11
  1173. #define R_SERIAL0_CTRL__tr_stick_par__WIDTH 1
  1174. #define R_SERIAL0_CTRL__tr_stick_par__normal 0
  1175. #define R_SERIAL0_CTRL__tr_stick_par__stick 1
  1176. #define R_SERIAL0_CTRL__tr_par__BITNR 10
  1177. #define R_SERIAL0_CTRL__tr_par__WIDTH 1
  1178. #define R_SERIAL0_CTRL__tr_par__even 0
  1179. #define R_SERIAL0_CTRL__tr_par__odd 1
  1180. #define R_SERIAL0_CTRL__tr_par_en__BITNR 9
  1181. #define R_SERIAL0_CTRL__tr_par_en__WIDTH 1
  1182. #define R_SERIAL0_CTRL__tr_par_en__disable 0
  1183. #define R_SERIAL0_CTRL__tr_par_en__enable 1
  1184. #define R_SERIAL0_CTRL__tr_bitnr__BITNR 8
  1185. #define R_SERIAL0_CTRL__tr_bitnr__WIDTH 1
  1186. #define R_SERIAL0_CTRL__tr_bitnr__tr_8bit 0
  1187. #define R_SERIAL0_CTRL__tr_bitnr__tr_7bit 1
  1188. #define R_SERIAL0_CTRL__data_out__BITNR 0
  1189. #define R_SERIAL0_CTRL__data_out__WIDTH 8
  1191. #define R_SERIAL0_BAUD (IO_TYPECAST_BYTE 0xb0000063)
  1192. #define R_SERIAL0_BAUD__tr_baud__BITNR 4
  1193. #define R_SERIAL0_BAUD__tr_baud__WIDTH 4
  1194. #define R_SERIAL0_BAUD__tr_baud__c300Hz 0
  1195. #define R_SERIAL0_BAUD__tr_baud__c600Hz 1
  1196. #define R_SERIAL0_BAUD__tr_baud__c1200Hz 2
  1197. #define R_SERIAL0_BAUD__tr_baud__c2400Hz 3
  1198. #define R_SERIAL0_BAUD__tr_baud__c4800Hz 4
  1199. #define R_SERIAL0_BAUD__tr_baud__c9600Hz 5
  1200. #define R_SERIAL0_BAUD__tr_baud__c19k2Hz 6
  1201. #define R_SERIAL0_BAUD__tr_baud__c38k4Hz 7
  1202. #define R_SERIAL0_BAUD__tr_baud__c57k6Hz 8
  1203. #define R_SERIAL0_BAUD__tr_baud__c115k2Hz 9
  1204. #define R_SERIAL0_BAUD__tr_baud__c230k4Hz 10
  1205. #define R_SERIAL0_BAUD__tr_baud__c460k8Hz 11
  1206. #define R_SERIAL0_BAUD__tr_baud__c921k6Hz 12
  1207. #define R_SERIAL0_BAUD__tr_baud__c1843k2Hz 13
  1208. #define R_SERIAL0_BAUD__tr_baud__c6250kHz 14
  1209. #define R_SERIAL0_BAUD__tr_baud__reserved 15
  1210. #define R_SERIAL0_BAUD__rec_baud__BITNR 0
  1211. #define R_SERIAL0_BAUD__rec_baud__WIDTH 4
  1212. #define R_SERIAL0_BAUD__rec_baud__c300Hz 0
  1213. #define R_SERIAL0_BAUD__rec_baud__c600Hz 1
  1214. #define R_SERIAL0_BAUD__rec_baud__c1200Hz 2
  1215. #define R_SERIAL0_BAUD__rec_baud__c2400Hz 3
  1216. #define R_SERIAL0_BAUD__rec_baud__c4800Hz 4
  1217. #define R_SERIAL0_BAUD__rec_baud__c9600Hz 5
  1218. #define R_SERIAL0_BAUD__rec_baud__c19k2Hz 6
  1219. #define R_SERIAL0_BAUD__rec_baud__c38k4Hz 7
  1220. #define R_SERIAL0_BAUD__rec_baud__c57k6Hz 8
  1221. #define R_SERIAL0_BAUD__rec_baud__c115k2Hz 9
  1222. #define R_SERIAL0_BAUD__rec_baud__c230k4Hz 10
  1223. #define R_SERIAL0_BAUD__rec_baud__c460k8Hz 11
  1224. #define R_SERIAL0_BAUD__rec_baud__c921k6Hz 12
  1225. #define R_SERIAL0_BAUD__rec_baud__c1843k2Hz 13
  1226. #define R_SERIAL0_BAUD__rec_baud__c6250kHz 14
  1227. #define R_SERIAL0_BAUD__rec_baud__reserved 15
  1229. #define R_SERIAL0_REC_CTRL (IO_TYPECAST_BYTE 0xb0000062)
  1230. #define R_SERIAL0_REC_CTRL__dma_err__BITNR 7
  1231. #define R_SERIAL0_REC_CTRL__dma_err__WIDTH 1
  1232. #define R_SERIAL0_REC_CTRL__dma_err__stop 0
  1233. #define R_SERIAL0_REC_CTRL__dma_err__ignore 1
  1234. #define R_SERIAL0_REC_CTRL__rec_enable__BITNR 6
  1235. #define R_SERIAL0_REC_CTRL__rec_enable__WIDTH 1
  1236. #define R_SERIAL0_REC_CTRL__rec_enable__disable 0
  1237. #define R_SERIAL0_REC_CTRL__rec_enable__enable 1
  1238. #define R_SERIAL0_REC_CTRL__rts___BITNR 5
  1239. #define R_SERIAL0_REC_CTRL__rts___WIDTH 1
  1240. #define R_SERIAL0_REC_CTRL__rts___active 0
  1241. #define R_SERIAL0_REC_CTRL__rts___inactive 1
  1242. #define R_SERIAL0_REC_CTRL__sampling__BITNR 4
  1243. #define R_SERIAL0_REC_CTRL__sampling__WIDTH 1
  1244. #define R_SERIAL0_REC_CTRL__sampling__middle 0
  1245. #define R_SERIAL0_REC_CTRL__sampling__majority 1
  1246. #define R_SERIAL0_REC_CTRL__rec_stick_par__BITNR 3
  1247. #define R_SERIAL0_REC_CTRL__rec_stick_par__WIDTH 1
  1248. #define R_SERIAL0_REC_CTRL__rec_stick_par__normal 0
  1249. #define R_SERIAL0_REC_CTRL__rec_stick_par__stick 1
  1250. #define R_SERIAL0_REC_CTRL__rec_par__BITNR 2
  1251. #define R_SERIAL0_REC_CTRL__rec_par__WIDTH 1
  1252. #define R_SERIAL0_REC_CTRL__rec_par__even 0
  1253. #define R_SERIAL0_REC_CTRL__rec_par__odd 1
  1254. #define R_SERIAL0_REC_CTRL__rec_par_en__BITNR 1
  1255. #define R_SERIAL0_REC_CTRL__rec_par_en__WIDTH 1
  1256. #define R_SERIAL0_REC_CTRL__rec_par_en__disable 0
  1257. #define R_SERIAL0_REC_CTRL__rec_par_en__enable 1
  1258. #define R_SERIAL0_REC_CTRL__rec_bitnr__BITNR 0
  1259. #define R_SERIAL0_REC_CTRL__rec_bitnr__WIDTH 1
  1260. #define R_SERIAL0_REC_CTRL__rec_bitnr__rec_8bit 0
  1261. #define R_SERIAL0_REC_CTRL__rec_bitnr__rec_7bit 1
  1263. #define R_SERIAL0_TR_CTRL (IO_TYPECAST_BYTE 0xb0000061)
  1264. #define R_SERIAL0_TR_CTRL__txd__BITNR 7
  1265. #define R_SERIAL0_TR_CTRL__txd__WIDTH 1
  1266. #define R_SERIAL0_TR_CTRL__tr_enable__BITNR 6
  1267. #define R_SERIAL0_TR_CTRL__tr_enable__WIDTH 1
  1268. #define R_SERIAL0_TR_CTRL__tr_enable__disable 0
  1269. #define R_SERIAL0_TR_CTRL__tr_enable__enable 1
  1270. #define R_SERIAL0_TR_CTRL__auto_cts__BITNR 5
  1271. #define R_SERIAL0_TR_CTRL__auto_cts__WIDTH 1
  1272. #define R_SERIAL0_TR_CTRL__auto_cts__disabled 0
  1273. #define R_SERIAL0_TR_CTRL__auto_cts__active 1
  1274. #define R_SERIAL0_TR_CTRL__stop_bits__BITNR 4
  1275. #define R_SERIAL0_TR_CTRL__stop_bits__WIDTH 1
  1276. #define R_SERIAL0_TR_CTRL__stop_bits__one_bit 0
  1277. #define R_SERIAL0_TR_CTRL__stop_bits__two_bits 1
  1278. #define R_SERIAL0_TR_CTRL__tr_stick_par__BITNR 3
  1279. #define R_SERIAL0_TR_CTRL__tr_stick_par__WIDTH 1
  1280. #define R_SERIAL0_TR_CTRL__tr_stick_par__normal 0
  1281. #define R_SERIAL0_TR_CTRL__tr_stick_par__stick 1
  1282. #define R_SERIAL0_TR_CTRL__tr_par__BITNR 2
  1283. #define R_SERIAL0_TR_CTRL__tr_par__WIDTH 1
  1284. #define R_SERIAL0_TR_CTRL__tr_par__even 0
  1285. #define R_SERIAL0_TR_CTRL__tr_par__odd 1
  1286. #define R_SERIAL0_TR_CTRL__tr_par_en__BITNR 1
  1287. #define R_SERIAL0_TR_CTRL__tr_par_en__WIDTH 1
  1288. #define R_SERIAL0_TR_CTRL__tr_par_en__disable 0
  1289. #define R_SERIAL0_TR_CTRL__tr_par_en__enable 1
  1290. #define R_SERIAL0_TR_CTRL__tr_bitnr__BITNR 0
  1291. #define R_SERIAL0_TR_CTRL__tr_bitnr__WIDTH 1
  1292. #define R_SERIAL0_TR_CTRL__tr_bitnr__tr_8bit 0
  1293. #define R_SERIAL0_TR_CTRL__tr_bitnr__tr_7bit 1
  1295. #define R_SERIAL0_TR_DATA (IO_TYPECAST_BYTE 0xb0000060)
  1296. #define R_SERIAL0_TR_DATA__data_out__BITNR 0
  1297. #define R_SERIAL0_TR_DATA__data_out__WIDTH 8
  1299. #define R_SERIAL0_READ (IO_TYPECAST_RO_UDWORD 0xb0000060)
  1300. #define R_SERIAL0_READ__xoff_detect__BITNR 15
  1301. #define R_SERIAL0_READ__xoff_detect__WIDTH 1
  1302. #define R_SERIAL0_READ__xoff_detect__no_xoff 0
  1303. #define R_SERIAL0_READ__xoff_detect__xoff 1
  1304. #define R_SERIAL0_READ__cts___BITNR 14
  1305. #define R_SERIAL0_READ__cts___WIDTH 1
  1306. #define R_SERIAL0_READ__cts___active 0
  1307. #define R_SERIAL0_READ__cts___inactive 1
  1308. #define R_SERIAL0_READ__tr_ready__BITNR 13
  1309. #define R_SERIAL0_READ__tr_ready__WIDTH 1
  1310. #define R_SERIAL0_READ__tr_ready__full 0
  1311. #define R_SERIAL0_READ__tr_ready__ready 1
  1312. #define R_SERIAL0_READ__rxd__BITNR 12
  1313. #define R_SERIAL0_READ__rxd__WIDTH 1
  1314. #define R_SERIAL0_READ__overrun__BITNR 11
  1315. #define R_SERIAL0_READ__overrun__WIDTH 1
  1316. #define R_SERIAL0_READ__overrun__no 0
  1317. #define R_SERIAL0_READ__overrun__yes 1
  1318. #define R_SERIAL0_READ__par_err__BITNR 10
  1319. #define R_SERIAL0_READ__par_err__WIDTH 1
  1320. #define R_SERIAL0_READ__par_err__no 0
  1321. #define R_SERIAL0_READ__par_err__yes 1
  1322. #define R_SERIAL0_READ__framing_err__BITNR 9
  1323. #define R_SERIAL0_READ__framing_err__WIDTH 1
  1324. #define R_SERIAL0_READ__framing_err__no 0
  1325. #define R_SERIAL0_READ__framing_err__yes 1
  1326. #define R_SERIAL0_READ__data_avail__BITNR 8
  1327. #define R_SERIAL0_READ__data_avail__WIDTH 1
  1328. #define R_SERIAL0_READ__data_avail__no 0
  1329. #define R_SERIAL0_READ__data_avail__yes 1
  1330. #define R_SERIAL0_READ__data_in__BITNR 0
  1331. #define R_SERIAL0_READ__data_in__WIDTH 8
  1333. #define R_SERIAL0_STATUS (IO_TYPECAST_RO_BYTE 0xb0000061)
  1334. #define R_SERIAL0_STATUS__xoff_detect__BITNR 7
  1335. #define R_SERIAL0_STATUS__xoff_detect__WIDTH 1
  1336. #define R_SERIAL0_STATUS__xoff_detect__no_xoff 0
  1337. #define R_SERIAL0_STATUS__xoff_detect__xoff 1
  1338. #define R_SERIAL0_STATUS__cts___BITNR 6
  1339. #define R_SERIAL0_STATUS__cts___WIDTH 1
  1340. #define R_SERIAL0_STATUS__cts___active 0
  1341. #define R_SERIAL0_STATUS__cts___inactive 1
  1342. #define R_SERIAL0_STATUS__tr_ready__BITNR 5
  1343. #define R_SERIAL0_STATUS__tr_ready__WIDTH 1
  1344. #define R_SERIAL0_STATUS__tr_ready__full 0
  1345. #define R_SERIAL0_STATUS__tr_ready__ready 1
  1346. #define R_SERIAL0_STATUS__rxd__BITNR 4
  1347. #define R_SERIAL0_STATUS__rxd__WIDTH 1
  1348. #define R_SERIAL0_STATUS__overrun__BITNR 3
  1349. #define R_SERIAL0_STATUS__overrun__WIDTH 1
  1350. #define R_SERIAL0_STATUS__overrun__no 0
  1351. #define R_SERIAL0_STATUS__overrun__yes 1
  1352. #define R_SERIAL0_STATUS__par_err__BITNR 2
  1353. #define R_SERIAL0_STATUS__par_err__WIDTH 1
  1354. #define R_SERIAL0_STATUS__par_err__no 0
  1355. #define R_SERIAL0_STATUS__par_err__yes 1
  1356. #define R_SERIAL0_STATUS__framing_err__BITNR 1
  1357. #define R_SERIAL0_STATUS__framing_err__WIDTH 1
  1358. #define R_SERIAL0_STATUS__framing_err__no 0
  1359. #define R_SERIAL0_STATUS__framing_err__yes 1
  1360. #define R_SERIAL0_STATUS__data_avail__BITNR 0
  1361. #define R_SERIAL0_STATUS__data_avail__WIDTH 1
  1362. #define R_SERIAL0_STATUS__data_avail__no 0
  1363. #define R_SERIAL0_STATUS__data_avail__yes 1
  1365. #define R_SERIAL0_REC_DATA (IO_TYPECAST_RO_BYTE 0xb0000060)
  1366. #define R_SERIAL0_REC_DATA__data_in__BITNR 0
  1367. #define R_SERIAL0_REC_DATA__data_in__WIDTH 8
  1369. #define R_SERIAL0_XOFF (IO_TYPECAST_UDWORD 0xb0000064)
  1370. #define R_SERIAL0_XOFF__tx_stop__BITNR 9
  1371. #define R_SERIAL0_XOFF__tx_stop__WIDTH 1
  1372. #define R_SERIAL0_XOFF__tx_stop__enable 0
  1373. #define R_SERIAL0_XOFF__tx_stop__stop 1
  1374. #define R_SERIAL0_XOFF__auto_xoff__BITNR 8
  1375. #define R_SERIAL0_XOFF__auto_xoff__WIDTH 1
  1376. #define R_SERIAL0_XOFF__auto_xoff__disable 0
  1377. #define R_SERIAL0_XOFF__auto_xoff__enable 1
  1378. #define R_SERIAL0_XOFF__xoff_char__BITNR 0
  1379. #define R_SERIAL0_XOFF__xoff_char__WIDTH 8
  1381. #define R_SERIAL1_CTRL (IO_TYPECAST_UDWORD 0xb0000068)
  1382. #define R_SERIAL1_CTRL__tr_baud__BITNR 28
  1383. #define R_SERIAL1_CTRL__tr_baud__WIDTH 4
  1384. #define R_SERIAL1_CTRL__tr_baud__c300Hz 0
  1385. #define R_SERIAL1_CTRL__tr_baud__c600Hz 1
  1386. #define R_SERIAL1_CTRL__tr_baud__c1200Hz 2
  1387. #define R_SERIAL1_CTRL__tr_baud__c2400Hz 3
  1388. #define R_SERIAL1_CTRL__tr_baud__c4800Hz 4
  1389. #define R_SERIAL1_CTRL__tr_baud__c9600Hz 5
  1390. #define R_SERIAL1_CTRL__tr_baud__c19k2Hz 6
  1391. #define R_SERIAL1_CTRL__tr_baud__c38k4Hz 7
  1392. #define R_SERIAL1_CTRL__tr_baud__c57k6Hz 8
  1393. #define R_SERIAL1_CTRL__tr_baud__c115k2Hz 9
  1394. #define R_SERIAL1_CTRL__tr_baud__c230k4Hz 10
  1395. #define R_SERIAL1_CTRL__tr_baud__c460k8Hz 11
  1396. #define R_SERIAL1_CTRL__tr_baud__c921k6Hz 12
  1397. #define R_SERIAL1_CTRL__tr_baud__c1843k2Hz 13
  1398. #define R_SERIAL1_CTRL__tr_baud__c6250kHz 14
  1399. #define R_SERIAL1_CTRL__tr_baud__reserved 15
  1400. #define R_SERIAL1_CTRL__rec_baud__BITNR 24
  1401. #define R_SERIAL1_CTRL__rec_baud__WIDTH 4
  1402. #define R_SERIAL1_CTRL__rec_baud__c300Hz 0
  1403. #define R_SERIAL1_CTRL__rec_baud__c600Hz 1
  1404. #define R_SERIAL1_CTRL__rec_baud__c1200Hz 2
  1405. #define R_SERIAL1_CTRL__rec_baud__c2400Hz 3
  1406. #define R_SERIAL1_CTRL__rec_baud__c4800Hz 4
  1407. #define R_SERIAL1_CTRL__rec_baud__c9600Hz 5
  1408. #define R_SERIAL1_CTRL__rec_baud__c19k2Hz 6
  1409. #define R_SERIAL1_CTRL__rec_baud__c38k4Hz 7
  1410. #define R_SERIAL1_CTRL__rec_baud__c57k6Hz 8
  1411. #define R_SERIAL1_CTRL__rec_baud__c115k2Hz 9
  1412. #define R_SERIAL1_CTRL__rec_baud__c230k4Hz 10
  1413. #define R_SERIAL1_CTRL__rec_baud__c460k8Hz 11
  1414. #define R_SERIAL1_CTRL__rec_baud__c921k6Hz 12
  1415. #define R_SERIAL1_CTRL__rec_baud__c1843k2Hz 13
  1416. #define R_SERIAL1_CTRL__rec_baud__c6250kHz 14
  1417. #define R_SERIAL1_CTRL__rec_baud__reserved 15
  1418. #define R_SERIAL1_CTRL__dma_err__BITNR 23
  1419. #define R_SERIAL1_CTRL__dma_err__WIDTH 1
  1420. #define R_SERIAL1_CTRL__dma_err__stop 0
  1421. #define R_SERIAL1_CTRL__dma_err__ignore 1
  1422. #define R_SERIAL1_CTRL__rec_enable__BITNR 22
  1423. #define R_SERIAL1_CTRL__rec_enable__WIDTH 1
  1424. #define R_SERIAL1_CTRL__rec_enable__disable 0
  1425. #define R_SERIAL1_CTRL__rec_enable__enable 1
  1426. #define R_SERIAL1_CTRL__rts___BITNR 21
  1427. #define R_SERIAL1_CTRL__rts___WIDTH 1
  1428. #define R_SERIAL1_CTRL__rts___active 0
  1429. #define R_SERIAL1_CTRL__rts___inactive 1
  1430. #define R_SERIAL1_CTRL__sampling__BITNR 20
  1431. #define R_SERIAL1_CTRL__sampling__WIDTH 1
  1432. #define R_SERIAL1_CTRL__sampling__middle 0
  1433. #define R_SERIAL1_CTRL__sampling__majority 1
  1434. #define R_SERIAL1_CTRL__rec_stick_par__BITNR 19
  1435. #define R_SERIAL1_CTRL__rec_stick_par__WIDTH 1
  1436. #define R_SERIAL1_CTRL__rec_stick_par__normal 0
  1437. #define R_SERIAL1_CTRL__rec_stick_par__stick 1
  1438. #define R_SERIAL1_CTRL__rec_par__BITNR 18
  1439. #define R_SERIAL1_CTRL__rec_par__WIDTH 1
  1440. #define R_SERIAL1_CTRL__rec_par__even 0
  1441. #define R_SERIAL1_CTRL__rec_par__odd 1
  1442. #define R_SERIAL1_CTRL__rec_par_en__BITNR 17
  1443. #define R_SERIAL1_CTRL__rec_par_en__WIDTH 1
  1444. #define R_SERIAL1_CTRL__rec_par_en__disable 0
  1445. #define R_SERIAL1_CTRL__rec_par_en__enable 1
  1446. #define R_SERIAL1_CTRL__rec_bitnr__BITNR 16
  1447. #define R_SERIAL1_CTRL__rec_bitnr__WIDTH 1
  1448. #define R_SERIAL1_CTRL__rec_bitnr__rec_8bit 0
  1449. #define R_SERIAL1_CTRL__rec_bitnr__rec_7bit 1
  1450. #define R_SERIAL1_CTRL__txd__BITNR 15
  1451. #define R_SERIAL1_CTRL__txd__WIDTH 1
  1452. #define R_SERIAL1_CTRL__tr_enable__BITNR 14
  1453. #define R_SERIAL1_CTRL__tr_enable__WIDTH 1
  1454. #define R_SERIAL1_CTRL__tr_enable__disable 0
  1455. #define R_SERIAL1_CTRL__tr_enable__enable 1
  1456. #define R_SERIAL1_CTRL__auto_cts__BITNR 13
  1457. #define R_SERIAL1_CTRL__auto_cts__WIDTH 1
  1458. #define R_SERIAL1_CTRL__auto_cts__disabled 0
  1459. #define R_SERIAL1_CTRL__auto_cts__active 1
  1460. #define R_SERIAL1_CTRL__stop_bits__BITNR 12
  1461. #define R_SERIAL1_CTRL__stop_bits__WIDTH 1
  1462. #define R_SERIAL1_CTRL__stop_bits__one_bit 0
  1463. #define R_SERIAL1_CTRL__stop_bits__two_bits 1
  1464. #define R_SERIAL1_CTRL__tr_stick_par__BITNR 11
  1465. #define R_SERIAL1_CTRL__tr_stick_par__WIDTH 1
  1466. #define R_SERIAL1_CTRL__tr_stick_par__normal 0
  1467. #define R_SERIAL1_CTRL__tr_stick_par__stick 1
  1468. #define R_SERIAL1_CTRL__tr_par__BITNR 10
  1469. #define R_SERIAL1_CTRL__tr_par__WIDTH 1
  1470. #define R_SERIAL1_CTRL__tr_par__even 0
  1471. #define R_SERIAL1_CTRL__tr_par__odd 1
  1472. #define R_SERIAL1_CTRL__tr_par_en__BITNR 9
  1473. #define R_SERIAL1_CTRL__tr_par_en__WIDTH 1
  1474. #define R_SERIAL1_CTRL__tr_par_en__disable 0
  1475. #define R_SERIAL1_CTRL__tr_par_en__enable 1
  1476. #define R_SERIAL1_CTRL__tr_bitnr__BITNR 8
  1477. #define R_SERIAL1_CTRL__tr_bitnr__WIDTH 1
  1478. #define R_SERIAL1_CTRL__tr_bitnr__tr_8bit 0
  1479. #define R_SERIAL1_CTRL__tr_bitnr__tr_7bit 1
  1480. #define R_SERIAL1_CTRL__data_out__BITNR 0
  1481. #define R_SERIAL1_CTRL__data_out__WIDTH 8
  1483. #define R_SERIAL1_BAUD (IO_TYPECAST_BYTE 0xb000006b)
  1484. #define R_SERIAL1_BAUD__tr_baud__BITNR 4
  1485. #define R_SERIAL1_BAUD__tr_baud__WIDTH 4
  1486. #define R_SERIAL1_BAUD__tr_baud__c300Hz 0
  1487. #define R_SERIAL1_BAUD__tr_baud__c600Hz 1
  1488. #define R_SERIAL1_BAUD__tr_baud__c1200Hz 2
  1489. #define R_SERIAL1_BAUD__tr_baud__c2400Hz 3
  1490. #define R_SERIAL1_BAUD__tr_baud__c4800Hz 4
  1491. #define R_SERIAL1_BAUD__tr_baud__c9600Hz 5
  1492. #define R_SERIAL1_BAUD__tr_baud__c19k2Hz 6
  1493. #define R_SERIAL1_BAUD__tr_baud__c38k4Hz 7
  1494. #define R_SERIAL1_BAUD__tr_baud__c57k6Hz 8
  1495. #define R_SERIAL1_BAUD__tr_baud__c115k2Hz 9
  1496. #define R_SERIAL1_BAUD__tr_baud__c230k4Hz 10
  1497. #define R_SERIAL1_BAUD__tr_baud__c460k8Hz 11
  1498. #define R_SERIAL1_BAUD__tr_baud__c921k6Hz 12
  1499. #define R_SERIAL1_BAUD__tr_baud__c1843k2Hz 13
  1500. #define R_SERIAL1_BAUD__tr_baud__c6250kHz 14
  1501. #define R_SERIAL1_BAUD__tr_baud__reserved 15
  1502. #define R_SERIAL1_BAUD__rec_baud__BITNR 0
  1503. #define R_SERIAL1_BAUD__rec_baud__WIDTH 4
  1504. #define R_SERIAL1_BAUD__rec_baud__c300Hz 0
  1505. #define R_SERIAL1_BAUD__rec_baud__c600Hz 1
  1506. #define R_SERIAL1_BAUD__rec_baud__c1200Hz 2
  1507. #define R_SERIAL1_BAUD__rec_baud__c2400Hz 3
  1508. #define R_SERIAL1_BAUD__rec_baud__c4800Hz 4
  1509. #define R_SERIAL1_BAUD__rec_baud__c9600Hz 5
  1510. #define R_SERIAL1_BAUD__rec_baud__c19k2Hz 6
  1511. #define R_SERIAL1_BAUD__rec_baud__c38k4Hz 7
  1512. #define R_SERIAL1_BAUD__rec_baud__c57k6Hz 8
  1513. #define R_SERIAL1_BAUD__rec_baud__c115k2Hz 9
  1514. #define R_SERIAL1_BAUD__rec_baud__c230k4Hz 10
  1515. #define R_SERIAL1_BAUD__rec_baud__c460k8Hz 11
  1516. #define R_SERIAL1_BAUD__rec_baud__c921k6Hz 12
  1517. #define R_SERIAL1_BAUD__rec_baud__c1843k2Hz 13
  1518. #define R_SERIAL1_BAUD__rec_baud__c6250kHz 14
  1519. #define R_SERIAL1_BAUD__rec_baud__reserved 15
  1521. #define R_SERIAL1_REC_CTRL (IO_TYPECAST_BYTE 0xb000006a)
  1522. #define R_SERIAL1_REC_CTRL__dma_err__BITNR 7
  1523. #define R_SERIAL1_REC_CTRL__dma_err__WIDTH 1
  1524. #define R_SERIAL1_REC_CTRL__dma_err__stop 0
  1525. #define R_SERIAL1_REC_CTRL__dma_err__ignore 1
  1526. #define R_SERIAL1_REC_CTRL__rec_enable__BITNR 6
  1527. #define R_SERIAL1_REC_CTRL__rec_enable__WIDTH 1
  1528. #define R_SERIAL1_REC_CTRL__rec_enable__disable 0
  1529. #define R_SERIAL1_REC_CTRL__rec_enable__enable 1
  1530. #define R_SERIAL1_REC_CTRL__rts___BITNR 5
  1531. #define R_SERIAL1_REC_CTRL__rts___WIDTH 1
  1532. #define R_SERIAL1_REC_CTRL__rts___active 0
  1533. #define R_SERIAL1_REC_CTRL__rts___inactive 1
  1534. #define R_SERIAL1_REC_CTRL__sampling__BITNR 4
  1535. #define R_SERIAL1_REC_CTRL__sampling__WIDTH 1
  1536. #define R_SERIAL1_REC_CTRL__sampling__middle 0
  1537. #define R_SERIAL1_REC_CTRL__sampling__majority 1
  1538. #define R_SERIAL1_REC_CTRL__rec_stick_par__BITNR 3
  1539. #define R_SERIAL1_REC_CTRL__rec_stick_par__WIDTH 1
  1540. #define R_SERIAL1_REC_CTRL__rec_stick_par__normal 0
  1541. #define R_SERIAL1_REC_CTRL__rec_stick_par__stick 1
  1542. #define R_SERIAL1_REC_CTRL__rec_par__BITNR 2
  1543. #define R_SERIAL1_REC_CTRL__rec_par__WIDTH 1
  1544. #define R_SERIAL1_REC_CTRL__rec_par__even 0
  1545. #define R_SERIAL1_REC_CTRL__rec_par__odd 1
  1546. #define R_SERIAL1_REC_CTRL__rec_par_en__BITNR 1
  1547. #define R_SERIAL1_REC_CTRL__rec_par_en__WIDTH 1
  1548. #define R_SERIAL1_REC_CTRL__rec_par_en__disable 0
  1549. #define R_SERIAL1_REC_CTRL__rec_par_en__enable 1
  1550. #define R_SERIAL1_REC_CTRL__rec_bitnr__BITNR 0
  1551. #define R_SERIAL1_REC_CTRL__rec_bitnr__WIDTH 1
  1552. #define R_SERIAL1_REC_CTRL__rec_bitnr__rec_8bit 0
  1553. #define R_SERIAL1_REC_CTRL__rec_bitnr__rec_7bit 1
  1555. #define R_SERIAL1_TR_CTRL (IO_TYPECAST_BYTE 0xb0000069)
  1556. #define R_SERIAL1_TR_CTRL__txd__BITNR 7
  1557. #define R_SERIAL1_TR_CTRL__txd__WIDTH 1
  1558. #define R_SERIAL1_TR_CTRL__tr_enable__BITNR 6
  1559. #define R_SERIAL1_TR_CTRL__tr_enable__WIDTH 1
  1560. #define R_SERIAL1_TR_CTRL__tr_enable__disable 0
  1561. #define R_SERIAL1_TR_CTRL__tr_enable__enable 1
  1562. #define R_SERIAL1_TR_CTRL__auto_cts__BITNR 5
  1563. #define R_SERIAL1_TR_CTRL__auto_cts__WIDTH 1
  1564. #define R_SERIAL1_TR_CTRL__auto_cts__disabled 0
  1565. #define R_SERIAL1_TR_CTRL__auto_cts__active 1
  1566. #define R_SERIAL1_TR_CTRL__stop_bits__BITNR 4
  1567. #define R_SERIAL1_TR_CTRL__stop_bits__WIDTH 1
  1568. #define R_SERIAL1_TR_CTRL__stop_bits__one_bit 0
  1569. #define R_SERIAL1_TR_CTRL__stop_bits__two_bits 1
  1570. #define R_SERIAL1_TR_CTRL__tr_stick_par__BITNR 3
  1571. #define R_SERIAL1_TR_CTRL__tr_stick_par__WIDTH 1
  1572. #define R_SERIAL1_TR_CTRL__tr_stick_par__normal 0
  1573. #define R_SERIAL1_TR_CTRL__tr_stick_par__stick 1
  1574. #define R_SERIAL1_TR_CTRL__tr_par__BITNR 2
  1575. #define R_SERIAL1_TR_CTRL__tr_par__WIDTH 1
  1576. #define R_SERIAL1_TR_CTRL__tr_par__even 0
  1577. #define R_SERIAL1_TR_CTRL__tr_par__odd 1
  1578. #define R_SERIAL1_TR_CTRL__tr_par_en__BITNR 1
  1579. #define R_SERIAL1_TR_CTRL__tr_par_en__WIDTH 1
  1580. #define R_SERIAL1_TR_CTRL__tr_par_en__disable 0
  1581. #define R_SERIAL1_TR_CTRL__tr_par_en__enable 1
  1582. #define R_SERIAL1_TR_CTRL__tr_bitnr__BITNR 0
  1583. #define R_SERIAL1_TR_CTRL__tr_bitnr__WIDTH 1
  1584. #define R_SERIAL1_TR_CTRL__tr_bitnr__tr_8bit 0
  1585. #define R_SERIAL1_TR_CTRL__tr_bitnr__tr_7bit 1
  1587. #define R_SERIAL1_TR_DATA (IO_TYPECAST_BYTE 0xb0000068)
  1588. #define R_SERIAL1_TR_DATA__data_out__BITNR 0
  1589. #define R_SERIAL1_TR_DATA__data_out__WIDTH 8
  1591. #define R_SERIAL1_READ (IO_TYPECAST_RO_UDWORD 0xb0000068)
  1592. #define R_SERIAL1_READ__xoff_detect__BITNR 15
  1593. #define R_SERIAL1_READ__xoff_detect__WIDTH 1
  1594. #define R_SERIAL1_READ__xoff_detect__no_xoff 0
  1595. #define R_SERIAL1_READ__xoff_detect__xoff 1
  1596. #define R_SERIAL1_READ__cts___BITNR 14
  1597. #define R_SERIAL1_READ__cts___WIDTH 1
  1598. #define R_SERIAL1_READ__cts___active 0
  1599. #define R_SERIAL1_READ__cts___inactive 1
  1600. #define R_SERIAL1_READ__tr_ready__BITNR 13
  1601. #define R_SERIAL1_READ__tr_ready__WIDTH 1
  1602. #define R_SERIAL1_READ__tr_ready__full 0
  1603. #define R_SERIAL1_READ__tr_ready__ready 1
  1604. #define R_SERIAL1_READ__rxd__BITNR 12
  1605. #define R_SERIAL1_READ__rxd__WIDTH 1
  1606. #define R_SERIAL1_READ__overrun__BITNR 11
  1607. #define R_SERIAL1_READ__overrun__WIDTH 1
  1608. #define R_SERIAL1_READ__overrun__no 0
  1609. #define R_SERIAL1_READ__overrun__yes 1
  1610. #define R_SERIAL1_READ__par_err__BITNR 10
  1611. #define R_SERIAL1_READ__par_err__WIDTH 1
  1612. #define R_SERIAL1_READ__par_err__no 0
  1613. #define R_SERIAL1_READ__par_err__yes 1
  1614. #define R_SERIAL1_READ__framing_err__BITNR 9
  1615. #define R_SERIAL1_READ__framing_err__WIDTH 1
  1616. #define R_SERIAL1_READ__framing_err__no 0
  1617. #define R_SERIAL1_READ__framing_err__yes 1
  1618. #define R_SERIAL1_READ__data_avail__BITNR 8
  1619. #define R_SERIAL1_READ__data_avail__WIDTH 1
  1620. #define R_SERIAL1_READ__data_avail__no 0
  1621. #define R_SERIAL1_READ__data_avail__yes 1
  1622. #define R_SERIAL1_READ__data_in__BITNR 0
  1623. #define R_SERIAL1_READ__data_in__WIDTH 8
  1625. #define R_SERIAL1_STATUS (IO_TYPECAST_RO_BYTE 0xb0000069)
  1626. #define R_SERIAL1_STATUS__xoff_detect__BITNR 7
  1627. #define R_SERIAL1_STATUS__xoff_detect__WIDTH 1
  1628. #define R_SERIAL1_STATUS__xoff_detect__no_xoff 0
  1629. #define R_SERIAL1_STATUS__xoff_detect__xoff 1
  1630. #define R_SERIAL1_STATUS__cts___BITNR 6
  1631. #define R_SERIAL1_STATUS__cts___WIDTH 1
  1632. #define R_SERIAL1_STATUS__cts___active 0
  1633. #define R_SERIAL1_STATUS__cts___inactive 1
  1634. #define R_SERIAL1_STATUS__tr_ready__BITNR 5
  1635. #define R_SERIAL1_STATUS__tr_ready__WIDTH 1
  1636. #define R_SERIAL1_STATUS__tr_ready__full 0
  1637. #define R_SERIAL1_STATUS__tr_ready__ready 1
  1638. #define R_SERIAL1_STATUS__rxd__BITNR 4
  1639. #define R_SERIAL1_STATUS__rxd__WIDTH 1
  1640. #define R_SERIAL1_STATUS__overrun__BITNR 3
  1641. #define R_SERIAL1_STATUS__overrun__WIDTH 1
  1642. #define R_SERIAL1_STATUS__overrun__no 0
  1643. #define R_SERIAL1_STATUS__overrun__yes 1
  1644. #define R_SERIAL1_STATUS__par_err__BITNR 2
  1645. #define R_SERIAL1_STATUS__par_err__WIDTH 1
  1646. #define R_SERIAL1_STATUS__par_err__no 0
  1647. #define R_SERIAL1_STATUS__par_err__yes 1
  1648. #define R_SERIAL1_STATUS__framing_err__BITNR 1
  1649. #define R_SERIAL1_STATUS__framing_err__WIDTH 1
  1650. #define R_SERIAL1_STATUS__framing_err__no 0
  1651. #define R_SERIAL1_STATUS__framing_err__yes 1
  1652. #define R_SERIAL1_STATUS__data_avail__BITNR 0
  1653. #define R_SERIAL1_STATUS__data_avail__WIDTH 1
  1654. #define R_SERIAL1_STATUS__data_avail__no 0
  1655. #define R_SERIAL1_STATUS__data_avail__yes 1
  1657. #define R_SERIAL1_REC_DATA (IO_TYPECAST_RO_BYTE 0xb0000068)
  1658. #define R_SERIAL1_REC_DATA__data_in__BITNR 0
  1659. #define R_SERIAL1_REC_DATA__data_in__WIDTH 8
  1661. #define R_SERIAL1_XOFF (IO_TYPECAST_UDWORD 0xb000006c)
  1662. #define R_SERIAL1_XOFF__tx_stop__BITNR 9
  1663. #define R_SERIAL1_XOFF__tx_stop__WIDTH 1
  1664. #define R_SERIAL1_XOFF__tx_stop__enable 0
  1665. #define R_SERIAL1_XOFF__tx_stop__stop 1
  1666. #define R_SERIAL1_XOFF__auto_xoff__BITNR 8
  1667. #define R_SERIAL1_XOFF__auto_xoff__WIDTH 1
  1668. #define R_SERIAL1_XOFF__auto_xoff__disable 0
  1669. #define R_SERIAL1_XOFF__auto_xoff__enable 1
  1670. #define R_SERIAL1_XOFF__xoff_char__BITNR 0
  1671. #define R_SERIAL1_XOFF__xoff_char__WIDTH 8
  1673. #define R_SERIAL2_CTRL (IO_TYPECAST_UDWORD 0xb0000070)
  1674. #define R_SERIAL2_CTRL__tr_baud__BITNR 28
  1675. #define R_SERIAL2_CTRL__tr_baud__WIDTH 4
  1676. #define R_SERIAL2_CTRL__tr_baud__c300Hz 0
  1677. #define R_SERIAL2_CTRL__tr_baud__c600Hz 1
  1678. #define R_SERIAL2_CTRL__tr_baud__c1200Hz 2
  1679. #define R_SERIAL2_CTRL__tr_baud__c2400Hz 3
  1680. #define R_SERIAL2_CTRL__tr_baud__c4800Hz 4
  1681. #define R_SERIAL2_CTRL__tr_baud__c9600Hz 5
  1682. #define R_SERIAL2_CTRL__tr_baud__c19k2Hz 6
  1683. #define R_SERIAL2_CTRL__tr_baud__c38k4Hz 7
  1684. #define R_SERIAL2_CTRL__tr_baud__c57k6Hz 8
  1685. #define R_SERIAL2_CTRL__tr_baud__c115k2Hz 9
  1686. #define R_SERIAL2_CTRL__tr_baud__c230k4Hz 10
  1687. #define R_SERIAL2_CTRL__tr_baud__c460k8Hz 11
  1688. #define R_SERIAL2_CTRL__tr_baud__c921k6Hz 12
  1689. #define R_SERIAL2_CTRL__tr_baud__c1843k2Hz 13
  1690. #define R_SERIAL2_CTRL__tr_baud__c6250kHz 14
  1691. #define R_SERIAL2_CTRL__tr_baud__reserved 15
  1692. #define R_SERIAL2_CTRL__rec_baud__BITNR 24
  1693. #define R_SERIAL2_CTRL__rec_baud__WIDTH 4
  1694. #define R_SERIAL2_CTRL__rec_baud__c300Hz 0
  1695. #define R_SERIAL2_CTRL__rec_baud__c600Hz 1
  1696. #define R_SERIAL2_CTRL__rec_baud__c1200Hz 2
  1697. #define R_SERIAL2_CTRL__rec_baud__c2400Hz 3
  1698. #define R_SERIAL2_CTRL__rec_baud__c4800Hz 4
  1699. #define R_SERIAL2_CTRL__rec_baud__c9600Hz 5
  1700. #define R_SERIAL2_CTRL__rec_baud__c19k2Hz 6
  1701. #define R_SERIAL2_CTRL__rec_baud__c38k4Hz 7
  1702. #define R_SERIAL2_CTRL__rec_baud__c57k6Hz 8
  1703. #define R_SERIAL2_CTRL__rec_baud__c115k2Hz 9
  1704. #define R_SERIAL2_CTRL__rec_baud__c230k4Hz 10
  1705. #define R_SERIAL2_CTRL__rec_baud__c460k8Hz 11
  1706. #define R_SERIAL2_CTRL__rec_baud__c921k6Hz 12
  1707. #define R_SERIAL2_CTRL__rec_baud__c1843k2Hz 13
  1708. #define R_SERIAL2_CTRL__rec_baud__c6250kHz 14
  1709. #define R_SERIAL2_CTRL__rec_baud__reserved 15
  1710. #define R_SERIAL2_CTRL__dma_err__BITNR 23
  1711. #define R_SERIAL2_CTRL__dma_err__WIDTH 1
  1712. #define R_SERIAL2_CTRL__dma_err__stop 0
  1713. #define R_SERIAL2_CTRL__dma_err__ignore 1
  1714. #define R_SERIAL2_CTRL__rec_enable__BITNR 22
  1715. #define R_SERIAL2_CTRL__rec_enable__WIDTH 1
  1716. #define R_SERIAL2_CTRL__rec_enable__disable 0
  1717. #define R_SERIAL2_CTRL__rec_enable__enable 1
  1718. #define R_SERIAL2_CTRL__rts___BITNR 21
  1719. #define R_SERIAL2_CTRL__rts___WIDTH 1
  1720. #define R_SERIAL2_CTRL__rts___active 0
  1721. #define R_SERIAL2_CTRL__rts___inactive 1
  1722. #define R_SERIAL2_CTRL__sampling__BITNR 20
  1723. #define R_SERIAL2_CTRL__sampling__WIDTH 1
  1724. #define R_SERIAL2_CTRL__sampling__middle 0
  1725. #define R_SERIAL2_CTRL__sampling__majority 1
  1726. #define R_SERIAL2_CTRL__rec_stick_par__BITNR 19
  1727. #define R_SERIAL2_CTRL__rec_stick_par__WIDTH 1
  1728. #define R_SERIAL2_CTRL__rec_stick_par__normal 0
  1729. #define R_SERIAL2_CTRL__rec_stick_par__stick 1
  1730. #define R_SERIAL2_CTRL__rec_par__BITNR 18
  1731. #define R_SERIAL2_CTRL__rec_par__WIDTH 1
  1732. #define R_SERIAL2_CTRL__rec_par__even 0
  1733. #define R_SERIAL2_CTRL__rec_par__odd 1
  1734. #define R_SERIAL2_CTRL__rec_par_en__BITNR 17
  1735. #define R_SERIAL2_CTRL__rec_par_en__WIDTH 1
  1736. #define R_SERIAL2_CTRL__rec_par_en__disable 0
  1737. #define R_SERIAL2_CTRL__rec_par_en__enable 1
  1738. #define R_SERIAL2_CTRL__rec_bitnr__BITNR 16
  1739. #define R_SERIAL2_CTRL__rec_bitnr__WIDTH 1
  1740. #define R_SERIAL2_CTRL__rec_bitnr__rec_8bit 0
  1741. #define R_SERIAL2_CTRL__rec_bitnr__rec_7bit 1
  1742. #define R_SERIAL2_CTRL__txd__BITNR 15
  1743. #define R_SERIAL2_CTRL__txd__WIDTH 1
  1744. #define R_SERIAL2_CTRL__tr_enable__BITNR 14
  1745. #define R_SERIAL2_CTRL__tr_enable__WIDTH 1
  1746. #define R_SERIAL2_CTRL__tr_enable__disable 0
  1747. #define R_SERIAL2_CTRL__tr_enable__enable 1
  1748. #define R_SERIAL2_CTRL__auto_cts__BITNR 13
  1749. #define R_SERIAL2_CTRL__auto_cts__WIDTH 1
  1750. #define R_SERIAL2_CTRL__auto_cts__disabled 0
  1751. #define R_SERIAL2_CTRL__auto_cts__active 1
  1752. #define R_SERIAL2_CTRL__stop_bits__BITNR 12
  1753. #define R_SERIAL2_CTRL__stop_bits__WIDTH 1
  1754. #define R_SERIAL2_CTRL__stop_bits__one_bit 0
  1755. #define R_SERIAL2_CTRL__stop_bits__two_bits 1
  1756. #define R_SERIAL2_CTRL__tr_stick_par__BITNR 11
  1757. #define R_SERIAL2_CTRL__tr_stick_par__WIDTH 1
  1758. #define R_SERIAL2_CTRL__tr_stick_par__normal 0
  1759. #define R_SERIAL2_CTRL__tr_stick_par__stick 1
  1760. #define R_SERIAL2_CTRL__tr_par__BITNR 10
  1761. #define R_SERIAL2_CTRL__tr_par__WIDTH 1
  1762. #define R_SERIAL2_CTRL__tr_par__even 0
  1763. #define R_SERIAL2_CTRL__tr_par__odd 1
  1764. #define R_SERIAL2_CTRL__tr_par_en__BITNR 9
  1765. #define R_SERIAL2_CTRL__tr_par_en__WIDTH 1
  1766. #define R_SERIAL2_CTRL__tr_par_en__disable 0
  1767. #define R_SERIAL2_CTRL__tr_par_en__enable 1
  1768. #define R_SERIAL2_CTRL__tr_bitnr__BITNR 8
  1769. #define R_SERIAL2_CTRL__tr_bitnr__WIDTH 1
  1770. #define R_SERIAL2_CTRL__tr_bitnr__tr_8bit 0
  1771. #define R_SERIAL2_CTRL__tr_bitnr__tr_7bit 1
  1772. #define R_SERIAL2_CTRL__data_out__BITNR 0
  1773. #define R_SERIAL2_CTRL__data_out__WIDTH 8
  1775. #define R_SERIAL2_BAUD (IO_TYPECAST_BYTE 0xb0000073)
  1776. #define R_SERIAL2_BAUD__tr_baud__BITNR 4
  1777. #define R_SERIAL2_BAUD__tr_baud__WIDTH 4
  1778. #define R_SERIAL2_BAUD__tr_baud__c300Hz 0
  1779. #define R_SERIAL2_BAUD__tr_baud__c600Hz 1
  1780. #define R_SERIAL2_BAUD__tr_baud__c1200Hz 2
  1781. #define R_SERIAL2_BAUD__tr_baud__c2400Hz 3
  1782. #define R_SERIAL2_BAUD__tr_baud__c4800Hz 4
  1783. #define R_SERIAL2_BAUD__tr_baud__c9600Hz 5
  1784. #define R_SERIAL2_BAUD__tr_baud__c19k2Hz 6
  1785. #define R_SERIAL2_BAUD__tr_baud__c38k4Hz 7
  1786. #define R_SERIAL2_BAUD__tr_baud__c57k6Hz 8
  1787. #define R_SERIAL2_BAUD__tr_baud__c115k2Hz 9
  1788. #define R_SERIAL2_BAUD__tr_baud__c230k4Hz 10
  1789. #define R_SERIAL2_BAUD__tr_baud__c460k8Hz 11
  1790. #define R_SERIAL2_BAUD__tr_baud__c921k6Hz 12
  1791. #define R_SERIAL2_BAUD__tr_baud__c1843k2Hz 13
  1792. #define R_SERIAL2_BAUD__tr_baud__c6250kHz 14
  1793. #define R_SERIAL2_BAUD__tr_baud__reserved 15
  1794. #define R_SERIAL2_BAUD__rec_baud__BITNR 0
  1795. #define R_SERIAL2_BAUD__rec_baud__WIDTH 4
  1796. #define R_SERIAL2_BAUD__rec_baud__c300Hz 0
  1797. #define R_SERIAL2_BAUD__rec_baud__c600Hz 1
  1798. #define R_SERIAL2_BAUD__rec_baud__c1200Hz 2
  1799. #define R_SERIAL2_BAUD__rec_baud__c2400Hz 3
  1800. #define R_SERIAL2_BAUD__rec_baud__c4800Hz 4
  1801. #define R_SERIAL2_BAUD__rec_baud__c9600Hz 5
  1802. #define R_SERIAL2_BAUD__rec_baud__c19k2Hz 6
  1803. #define R_SERIAL2_BAUD__rec_baud__c38k4Hz 7
  1804. #define R_SERIAL2_BAUD__rec_baud__c57k6Hz 8
  1805. #define R_SERIAL2_BAUD__rec_baud__c115k2Hz 9
  1806. #define R_SERIAL2_BAUD__rec_baud__c230k4Hz 10
  1807. #define R_SERIAL2_BAUD__rec_baud__c460k8Hz 11
  1808. #define R_SERIAL2_BAUD__rec_baud__c921k6Hz 12
  1809. #define R_SERIAL2_BAUD__rec_baud__c1843k2Hz 13
  1810. #define R_SERIAL2_BAUD__rec_baud__c6250kHz 14
  1811. #define R_SERIAL2_BAUD__rec_baud__reserved 15
  1813. #define R_SERIAL2_REC_CTRL (IO_TYPECAST_BYTE 0xb0000072)
  1814. #define R_SERIAL2_REC_CTRL__dma_err__BITNR 7
  1815. #define R_SERIAL2_REC_CTRL__dma_err__WIDTH 1
  1816. #define R_SERIAL2_REC_CTRL__dma_err__stop 0
  1817. #define R_SERIAL2_REC_CTRL__dma_err__ignore 1
  1818. #define R_SERIAL2_REC_CTRL__rec_enable__BITNR 6
  1819. #define R_SERIAL2_REC_CTRL__rec_enable__WIDTH 1
  1820. #define R_SERIAL2_REC_CTRL__rec_enable__disable 0
  1821. #define R_SERIAL2_REC_CTRL__rec_enable__enable 1
  1822. #define R_SERIAL2_REC_CTRL__rts___BITNR 5
  1823. #define R_SERIAL2_REC_CTRL__rts___WIDTH 1
  1824. #define R_SERIAL2_REC_CTRL__rts___active 0
  1825. #define R_SERIAL2_REC_CTRL__rts___inactive 1
  1826. #define R_SERIAL2_REC_CTRL__sampling__BITNR 4
  1827. #define R_SERIAL2_REC_CTRL__sampling__WIDTH 1
  1828. #define R_SERIAL2_REC_CTRL__sampling__middle 0
  1829. #define R_SERIAL2_REC_CTRL__sampling__majority 1
  1830. #define R_SERIAL2_REC_CTRL__rec_stick_par__BITNR 3
  1831. #define R_SERIAL2_REC_CTRL__rec_stick_par__WIDTH 1
  1832. #define R_SERIAL2_REC_CTRL__rec_stick_par__normal 0
  1833. #define R_SERIAL2_REC_CTRL__rec_stick_par__stick 1
  1834. #define R_SERIAL2_REC_CTRL__rec_par__BITNR 2
  1835. #define R_SERIAL2_REC_CTRL__rec_par__WIDTH 1
  1836. #define R_SERIAL2_REC_CTRL__rec_par__even 0
  1837. #define R_SERIAL2_REC_CTRL__rec_par__odd 1
  1838. #define R_SERIAL2_REC_CTRL__rec_par_en__BITNR 1
  1839. #define R_SERIAL2_REC_CTRL__rec_par_en__WIDTH 1
  1840. #define R_SERIAL2_REC_CTRL__rec_par_en__disable 0
  1841. #define R_SERIAL2_REC_CTRL__rec_par_en__enable 1
  1842. #define R_SERIAL2_REC_CTRL__rec_bitnr__BITNR 0
  1843. #define R_SERIAL2_REC_CTRL__rec_bitnr__WIDTH 1
  1844. #define R_SERIAL2_REC_CTRL__rec_bitnr__rec_8bit 0
  1845. #define R_SERIAL2_REC_CTRL__rec_bitnr__rec_7bit 1
  1847. #define R_SERIAL2_TR_CTRL (IO_TYPECAST_BYTE 0xb0000071)
  1848. #define R_SERIAL2_TR_CTRL__txd__BITNR 7
  1849. #define R_SERIAL2_TR_CTRL__txd__WIDTH 1
  1850. #define R_SERIAL2_TR_CTRL__tr_enable__BITNR 6
  1851. #define R_SERIAL2_TR_CTRL__tr_enable__WIDTH 1
  1852. #define R_SERIAL2_TR_CTRL__tr_enable__disable 0
  1853. #define R_SERIAL2_TR_CTRL__tr_enable__enable 1
  1854. #define R_SERIAL2_TR_CTRL__auto_cts__BITNR 5
  1855. #define R_SERIAL2_TR_CTRL__auto_cts__WIDTH 1
  1856. #define R_SERIAL2_TR_CTRL__auto_cts__disabled 0
  1857. #define R_SERIAL2_TR_CTRL__auto_cts__active 1
  1858. #define R_SERIAL2_TR_CTRL__stop_bits__BITNR 4
  1859. #define R_SERIAL2_TR_CTRL__stop_bits__WIDTH 1
  1860. #define R_SERIAL2_TR_CTRL__stop_bits__one_bit 0
  1861. #define R_SERIAL2_TR_CTRL__stop_bits__two_bits 1
  1862. #define R_SERIAL2_TR_CTRL__tr_stick_par__BITNR 3
  1863. #define R_SERIAL2_TR_CTRL__tr_stick_par__WIDTH 1
  1864. #define R_SERIAL2_TR_CTRL__tr_stick_par__normal 0
  1865. #define R_SERIAL2_TR_CTRL__tr_stick_par__stick 1
  1866. #define R_SERIAL2_TR_CTRL__tr_par__BITNR 2
  1867. #define R_SERIAL2_TR_CTRL__tr_par__WIDTH 1
  1868. #define R_SERIAL2_TR_CTRL__tr_par__even 0
  1869. #define R_SERIAL2_TR_CTRL__tr_par__odd 1
  1870. #define R_SERIAL2_TR_CTRL__tr_par_en__BITNR 1
  1871. #define R_SERIAL2_TR_CTRL__tr_par_en__WIDTH 1
  1872. #define R_SERIAL2_TR_CTRL__tr_par_en__disable 0
  1873. #define R_SERIAL2_TR_CTRL__tr_par_en__enable 1
  1874. #define R_SERIAL2_TR_CTRL__tr_bitnr__BITNR 0
  1875. #define R_SERIAL2_TR_CTRL__tr_bitnr__WIDTH 1
  1876. #define R_SERIAL2_TR_CTRL__tr_bitnr__tr_8bit 0
  1877. #define R_SERIAL2_TR_CTRL__tr_bitnr__tr_7bit 1
  1879. #define R_SERIAL2_TR_DATA (IO_TYPECAST_BYTE 0xb0000070)
  1880. #define R_SERIAL2_TR_DATA__data_out__BITNR 0
  1881. #define R_SERIAL2_TR_DATA__data_out__WIDTH 8
  1883. #define R_SERIAL2_READ (IO_TYPECAST_RO_UDWORD 0xb0000070)
  1884. #define R_SERIAL2_READ__xoff_detect__BITNR 15
  1885. #define R_SERIAL2_READ__xoff_detect__WIDTH 1
  1886. #define R_SERIAL2_READ__xoff_detect__no_xoff 0
  1887. #define R_SERIAL2_READ__xoff_detect__xoff 1
  1888. #define R_SERIAL2_READ__cts___BITNR 14
  1889. #define R_SERIAL2_READ__cts___WIDTH 1
  1890. #define R_SERIAL2_READ__cts___active 0
  1891. #define R_SERIAL2_READ__cts___inactive 1
  1892. #define R_SERIAL2_READ__tr_ready__BITNR 13
  1893. #define R_SERIAL2_READ__tr_ready__WIDTH 1
  1894. #define R_SERIAL2_READ__tr_ready__full 0
  1895. #define R_SERIAL2_READ__tr_ready__ready 1
  1896. #define R_SERIAL2_READ__rxd__BITNR 12
  1897. #define R_SERIAL2_READ__rxd__WIDTH 1
  1898. #define R_SERIAL2_READ__overrun__BITNR 11
  1899. #define R_SERIAL2_READ__overrun__WIDTH 1
  1900. #define R_SERIAL2_READ__overrun__no 0
  1901. #define R_SERIAL2_READ__overrun__yes 1
  1902. #define R_SERIAL2_READ__par_err__BITNR 10
  1903. #define R_SERIAL2_READ__par_err__WIDTH 1
  1904. #define R_SERIAL2_READ__par_err__no 0
  1905. #define R_SERIAL2_READ__par_err__yes 1
  1906. #define R_SERIAL2_READ__framing_err__BITNR 9
  1907. #define R_SERIAL2_READ__framing_err__WIDTH 1
  1908. #define R_SERIAL2_READ__framing_err__no 0
  1909. #define R_SERIAL2_READ__framing_err__yes 1
  1910. #define R_SERIAL2_READ__data_avail__BITNR 8
  1911. #define R_SERIAL2_READ__data_avail__WIDTH 1
  1912. #define R_SERIAL2_READ__data_avail__no 0
  1913. #define R_SERIAL2_READ__data_avail__yes 1
  1914. #define R_SERIAL2_READ__data_in__BITNR 0
  1915. #define R_SERIAL2_READ__data_in__WIDTH 8
  1917. #define R_SERIAL2_STATUS (IO_TYPECAST_RO_BYTE 0xb0000071)
  1918. #define R_SERIAL2_STATUS__xoff_detect__BITNR 7
  1919. #define R_SERIAL2_STATUS__xoff_detect__WIDTH 1
  1920. #define R_SERIAL2_STATUS__xoff_detect__no_xoff 0
  1921. #define R_SERIAL2_STATUS__xoff_detect__xoff 1
  1922. #define R_SERIAL2_STATUS__cts___BITNR 6
  1923. #define R_SERIAL2_STATUS__cts___WIDTH 1
  1924. #define R_SERIAL2_STATUS__cts___active 0
  1925. #define R_SERIAL2_STATUS__cts___inactive 1
  1926. #define R_SERIAL2_STATUS__tr_ready__BITNR 5
  1927. #define R_SERIAL2_STATUS__tr_ready__WIDTH 1
  1928. #define R_SERIAL2_STATUS__tr_ready__full 0
  1929. #define R_SERIAL2_STATUS__tr_ready__ready 1
  1930. #define R_SERIAL2_STATUS__rxd__BITNR 4
  1931. #define R_SERIAL2_STATUS__rxd__WIDTH 1
  1932. #define R_SERIAL2_STATUS__overrun__BITNR 3
  1933. #define R_SERIAL2_STATUS__overrun__WIDTH 1
  1934. #define R_SERIAL2_STATUS__overrun__no 0
  1935. #define R_SERIAL2_STATUS__overrun__yes 1
  1936. #define R_SERIAL2_STATUS__par_err__BITNR 2
  1937. #define R_SERIAL2_STATUS__par_err__WIDTH 1
  1938. #define R_SERIAL2_STATUS__par_err__no 0
  1939. #define R_SERIAL2_STATUS__par_err__yes 1
  1940. #define R_SERIAL2_STATUS__framing_err__BITNR 1
  1941. #define R_SERIAL2_STATUS__framing_err__WIDTH 1
  1942. #define R_SERIAL2_STATUS__framing_err__no 0
  1943. #define R_SERIAL2_STATUS__framing_err__yes 1
  1944. #define R_SERIAL2_STATUS__data_avail__BITNR 0
  1945. #define R_SERIAL2_STATUS__data_avail__WIDTH 1
  1946. #define R_SERIAL2_STATUS__data_avail__no 0
  1947. #define R_SERIAL2_STATUS__data_avail__yes 1
  1949. #define R_SERIAL2_REC_DATA (IO_TYPECAST_RO_BYTE 0xb0000070)
  1950. #define R_SERIAL2_REC_DATA__data_in__BITNR 0
  1951. #define R_SERIAL2_REC_DATA__data_in__WIDTH 8
  1953. #define R_SERIAL2_XOFF (IO_TYPECAST_UDWORD 0xb0000074)
  1954. #define R_SERIAL2_XOFF__tx_stop__BITNR 9
  1955. #define R_SERIAL2_XOFF__tx_stop__WIDTH 1
  1956. #define R_SERIAL2_XOFF__tx_stop__enable 0
  1957. #define R_SERIAL2_XOFF__tx_stop__stop 1
  1958. #define R_SERIAL2_XOFF__auto_xoff__BITNR 8
  1959. #define R_SERIAL2_XOFF__auto_xoff__WIDTH 1
  1960. #define R_SERIAL2_XOFF__auto_xoff__disable 0
  1961. #define R_SERIAL2_XOFF__auto_xoff__enable 1
  1962. #define R_SERIAL2_XOFF__xoff_char__BITNR 0
  1963. #define R_SERIAL2_XOFF__xoff_char__WIDTH 8
  1965. #define R_SERIAL3_CTRL (IO_TYPECAST_UDWORD 0xb0000078)
  1966. #define R_SERIAL3_CTRL__tr_baud__BITNR 28
  1967. #define R_SERIAL3_CTRL__tr_baud__WIDTH 4
  1968. #define R_SERIAL3_CTRL__tr_baud__c300Hz 0
  1969. #define R_SERIAL3_CTRL__tr_baud__c600Hz 1
  1970. #define R_SERIAL3_CTRL__tr_baud__c1200Hz 2
  1971. #define R_SERIAL3_CTRL__tr_baud__c2400Hz 3
  1972. #define R_SERIAL3_CTRL__tr_baud__c4800Hz 4
  1973. #define R_SERIAL3_CTRL__tr_baud__c9600Hz 5
  1974. #define R_SERIAL3_CTRL__tr_baud__c19k2Hz 6
  1975. #define R_SERIAL3_CTRL__tr_baud__c38k4Hz 7
  1976. #define R_SERIAL3_CTRL__tr_baud__c57k6Hz 8
  1977. #define R_SERIAL3_CTRL__tr_baud__c115k2Hz 9
  1978. #define R_SERIAL3_CTRL__tr_baud__c230k4Hz 10
  1979. #define R_SERIAL3_CTRL__tr_baud__c460k8Hz 11
  1980. #define R_SERIAL3_CTRL__tr_baud__c921k6Hz 12
  1981. #define R_SERIAL3_CTRL__tr_baud__c1843k2Hz 13
  1982. #define R_SERIAL3_CTRL__tr_baud__c6250kHz 14
  1983. #define R_SERIAL3_CTRL__tr_baud__reserved 15
  1984. #define R_SERIAL3_CTRL__rec_baud__BITNR 24
  1985. #define R_SERIAL3_CTRL__rec_baud__WIDTH 4
  1986. #define R_SERIAL3_CTRL__rec_baud__c300Hz 0
  1987. #define R_SERIAL3_CTRL__rec_baud__c600Hz 1
  1988. #define R_SERIAL3_CTRL__rec_baud__c1200Hz 2
  1989. #define R_SERIAL3_CTRL__rec_baud__c2400Hz 3
  1990. #define R_SERIAL3_CTRL__rec_baud__c4800Hz 4
  1991. #define R_SERIAL3_CTRL__rec_baud__c9600Hz 5
  1992. #define R_SERIAL3_CTRL__rec_baud__c19k2Hz 6
  1993. #define R_SERIAL3_CTRL__rec_baud__c38k4Hz 7
  1994. #define R_SERIAL3_CTRL__rec_baud__c57k6Hz 8
  1995. #define R_SERIAL3_CTRL__rec_baud__c115k2Hz 9
  1996. #define R_SERIAL3_CTRL__rec_baud__c230k4Hz 10
  1997. #define R_SERIAL3_CTRL__rec_baud__c460k8Hz 11
  1998. #define R_SERIAL3_CTRL__rec_baud__c921k6Hz 12
  1999. #define R_SERIAL3_CTRL__rec_baud__c1843k2Hz 13
  2000. #define R_SERIAL3_CTRL__rec_baud__c6250kHz 14
  2001. #define R_SERIAL3_CTRL__rec_baud__reserved 15
  2002. #define R_SERIAL3_CTRL__dma_err__BITNR 23
  2003. #define R_SERIAL3_CTRL__dma_err__WIDTH 1
  2004. #define R_SERIAL3_CTRL__dma_err__stop 0
  2005. #define R_SERIAL3_CTRL__dma_err__ignore 1
  2006. #define R_SERIAL3_CTRL__rec_enable__BITNR 22
  2007. #define R_SERIAL3_CTRL__rec_enable__WIDTH 1
  2008. #define R_SERIAL3_CTRL__rec_enable__disable 0
  2009. #define R_SERIAL3_CTRL__rec_enable__enable 1
  2010. #define R_SERIAL3_CTRL__rts___BITNR 21
  2011. #define R_SERIAL3_CTRL__rts___WIDTH 1
  2012. #define R_SERIAL3_CTRL__rts___active 0
  2013. #define R_SERIAL3_CTRL__rts___inactive 1
  2014. #define R_SERIAL3_CTRL__sampling__BITNR 20
  2015. #define R_SERIAL3_CTRL__sampling__WIDTH 1
  2016. #define R_SERIAL3_CTRL__sampling__middle 0
  2017. #define R_SERIAL3_CTRL__sampling__majority 1
  2018. #define R_SERIAL3_CTRL__rec_stick_par__BITNR 19
  2019. #define R_SERIAL3_CTRL__rec_stick_par__WIDTH 1
  2020. #define R_SERIAL3_CTRL__rec_stick_par__normal 0
  2021. #define R_SERIAL3_CTRL__rec_stick_par__stick 1
  2022. #define R_SERIAL3_CTRL__rec_par__BITNR 18
  2023. #define R_SERIAL3_CTRL__rec_par__WIDTH 1
  2024. #define R_SERIAL3_CTRL__rec_par__even 0
  2025. #define R_SERIAL3_CTRL__rec_par__odd 1
  2026. #define R_SERIAL3_CTRL__rec_par_en__BITNR 17
  2027. #define R_SERIAL3_CTRL__rec_par_en__WIDTH 1
  2028. #define R_SERIAL3_CTRL__rec_par_en__disable 0
  2029. #define R_SERIAL3_CTRL__rec_par_en__enable 1
  2030. #define R_SERIAL3_CTRL__rec_bitnr__BITNR 16
  2031. #define R_SERIAL3_CTRL__rec_bitnr__WIDTH 1
  2032. #define R_SERIAL3_CTRL__rec_bitnr__rec_8bit 0
  2033. #define R_SERIAL3_CTRL__rec_bitnr__rec_7bit 1
  2034. #define R_SERIAL3_CTRL__txd__BITNR 15
  2035. #define R_SERIAL3_CTRL__txd__WIDTH 1
  2036. #define R_SERIAL3_CTRL__tr_enable__BITNR 14
  2037. #define R_SERIAL3_CTRL__tr_enable__WIDTH 1
  2038. #define R_SERIAL3_CTRL__tr_enable__disable 0
  2039. #define R_SERIAL3_CTRL__tr_enable__enable 1
  2040. #define R_SERIAL3_CTRL__auto_cts__BITNR 13
  2041. #define R_SERIAL3_CTRL__auto_cts__WIDTH 1
  2042. #define R_SERIAL3_CTRL__auto_cts__disabled 0
  2043. #define R_SERIAL3_CTRL__auto_cts__active 1
  2044. #define R_SERIAL3_CTRL__stop_bits__BITNR 12
  2045. #define R_SERIAL3_CTRL__stop_bits__WIDTH 1
  2046. #define R_SERIAL3_CTRL__stop_bits__one_bit 0
  2047. #define R_SERIAL3_CTRL__stop_bits__two_bits 1
  2048. #define R_SERIAL3_CTRL__tr_stick_par__BITNR 11
  2049. #define R_SERIAL3_CTRL__tr_stick_par__WIDTH 1
  2050. #define R_SERIAL3_CTRL__tr_stick_par__normal 0
  2051. #define R_SERIAL3_CTRL__tr_stick_par__stick 1
  2052. #define R_SERIAL3_CTRL__tr_par__BITNR 10
  2053. #define R_SERIAL3_CTRL__tr_par__WIDTH 1
  2054. #define R_SERIAL3_CTRL__tr_par__even 0
  2055. #define R_SERIAL3_CTRL__tr_par__odd 1
  2056. #define R_SERIAL3_CTRL__tr_par_en__BITNR 9
  2057. #define R_SERIAL3_CTRL__tr_par_en__WIDTH 1
  2058. #define R_SERIAL3_CTRL__tr_par_en__disable 0
  2059. #define R_SERIAL3_CTRL__tr_par_en__enable 1
  2060. #define R_SERIAL3_CTRL__tr_bitnr__BITNR 8
  2061. #define R_SERIAL3_CTRL__tr_bitnr__WIDTH 1
  2062. #define R_SERIAL3_CTRL__tr_bitnr__tr_8bit 0
  2063. #define R_SERIAL3_CTRL__tr_bitnr__tr_7bit 1
  2064. #define R_SERIAL3_CTRL__data_out__BITNR 0
  2065. #define R_SERIAL3_CTRL__data_out__WIDTH 8
  2067. #define R_SERIAL3_BAUD (IO_TYPECAST_BYTE 0xb000007b)
  2068. #define R_SERIAL3_BAUD__tr_baud__BITNR 4
  2069. #define R_SERIAL3_BAUD__tr_baud__WIDTH 4
  2070. #define R_SERIAL3_BAUD__tr_baud__c300Hz 0
  2071. #define R_SERIAL3_BAUD__tr_baud__c600Hz 1
  2072. #define R_SERIAL3_BAUD__tr_baud__c1200Hz 2
  2073. #define R_SERIAL3_BAUD__tr_baud__c2400Hz 3
  2074. #define R_SERIAL3_BAUD__tr_baud__c4800Hz 4
  2075. #define R_SERIAL3_BAUD__tr_baud__c9600Hz 5
  2076. #define R_SERIAL3_BAUD__tr_baud__c19k2Hz 6
  2077. #define R_SERIAL3_BAUD__tr_baud__c38k4Hz 7
  2078. #define R_SERIAL3_BAUD__tr_baud__c57k6Hz 8
  2079. #define R_SERIAL3_BAUD__tr_baud__c115k2Hz 9
  2080. #define R_SERIAL3_BAUD__tr_baud__c230k4Hz 10
  2081. #define R_SERIAL3_BAUD__tr_baud__c460k8Hz 11
  2082. #define R_SERIAL3_BAUD__tr_baud__c921k6Hz 12
  2083. #define R_SERIAL3_BAUD__tr_baud__c1843k2Hz 13
  2084. #define R_SERIAL3_BAUD__tr_baud__c6250kHz 14
  2085. #define R_SERIAL3_BAUD__tr_baud__reserved 15
  2086. #define R_SERIAL3_BAUD__rec_baud__BITNR 0
  2087. #define R_SERIAL3_BAUD__rec_baud__WIDTH 4
  2088. #define R_SERIAL3_BAUD__rec_baud__c300Hz 0
  2089. #define R_SERIAL3_BAUD__rec_baud__c600Hz 1
  2090. #define R_SERIAL3_BAUD__rec_baud__c1200Hz 2
  2091. #define R_SERIAL3_BAUD__rec_baud__c2400Hz 3
  2092. #define R_SERIAL3_BAUD__rec_baud__c4800Hz 4
  2093. #define R_SERIAL3_BAUD__rec_baud__c9600Hz 5
  2094. #define R_SERIAL3_BAUD__rec_baud__c19k2Hz 6
  2095. #define R_SERIAL3_BAUD__rec_baud__c38k4Hz 7
  2096. #define R_SERIAL3_BAUD__rec_baud__c57k6Hz 8
  2097. #define R_SERIAL3_BAUD__rec_baud__c115k2Hz 9
  2098. #define R_SERIAL3_BAUD__rec_baud__c230k4Hz 10
  2099. #define R_SERIAL3_BAUD__rec_baud__c460k8Hz 11
  2100. #define R_SERIAL3_BAUD__rec_baud__c921k6Hz 12
  2101. #define R_SERIAL3_BAUD__rec_baud__c1843k2Hz 13
  2102. #define R_SERIAL3_BAUD__rec_baud__c6250kHz 14
  2103. #define R_SERIAL3_BAUD__rec_baud__reserved 15
  2105. #define R_SERIAL3_REC_CTRL (IO_TYPECAST_BYTE 0xb000007a)
  2106. #define R_SERIAL3_REC_CTRL__dma_err__BITNR 7
  2107. #define R_SERIAL3_REC_CTRL__dma_err__WIDTH 1
  2108. #define R_SERIAL3_REC_CTRL__dma_err__stop 0
  2109. #define R_SERIAL3_REC_CTRL__dma_err__ignore 1
  2110. #define R_SERIAL3_REC_CTRL__rec_enable__BITNR 6
  2111. #define R_SERIAL3_REC_CTRL__rec_enable__WIDTH 1
  2112. #define R_SERIAL3_REC_CTRL__rec_enable__disable 0
  2113. #define R_SERIAL3_REC_CTRL__rec_enable__enable 1
  2114. #define R_SERIAL3_REC_CTRL__rts___BITNR 5
  2115. #define R_SERIAL3_REC_CTRL__rts___WIDTH 1
  2116. #define R_SERIAL3_REC_CTRL__rts___active 0
  2117. #define R_SERIAL3_REC_CTRL__rts___inactive 1
  2118. #define R_SERIAL3_REC_CTRL__sampling__BITNR 4
  2119. #define R_SERIAL3_REC_CTRL__sampling__WIDTH 1
  2120. #define R_SERIAL3_REC_CTRL__sampling__middle 0
  2121. #define R_SERIAL3_REC_CTRL__sampling__majority 1
  2122. #define R_SERIAL3_REC_CTRL__rec_stick_par__BITNR 3
  2123. #define R_SERIAL3_REC_CTRL__rec_stick_par__WIDTH 1
  2124. #define R_SERIAL3_REC_CTRL__rec_stick_par__normal 0
  2125. #define R_SERIAL3_REC_CTRL__rec_stick_par__stick 1
  2126. #define R_SERIAL3_REC_CTRL__rec_par__BITNR 2
  2127. #define R_SERIAL3_REC_CTRL__rec_par__WIDTH 1
  2128. #define R_SERIAL3_REC_CTRL__rec_par__even 0
  2129. #define R_SERIAL3_REC_CTRL__rec_par__odd 1
  2130. #define R_SERIAL3_REC_CTRL__rec_par_en__BITNR 1
  2131. #define R_SERIAL3_REC_CTRL__rec_par_en__WIDTH 1
  2132. #define R_SERIAL3_REC_CTRL__rec_par_en__disable 0
  2133. #define R_SERIAL3_REC_CTRL__rec_par_en__enable 1
  2134. #define R_SERIAL3_REC_CTRL__rec_bitnr__BITNR 0
  2135. #define R_SERIAL3_REC_CTRL__rec_bitnr__WIDTH 1
  2136. #define R_SERIAL3_REC_CTRL__rec_bitnr__rec_8bit 0
  2137. #define R_SERIAL3_REC_CTRL__rec_bitnr__rec_7bit 1
  2139. #define R_SERIAL3_TR_CTRL (IO_TYPECAST_BYTE 0xb0000079)
  2140. #define R_SERIAL3_TR_CTRL__txd__BITNR 7
  2141. #define R_SERIAL3_TR_CTRL__txd__WIDTH 1
  2142. #define R_SERIAL3_TR_CTRL__tr_enable__BITNR 6
  2143. #define R_SERIAL3_TR_CTRL__tr_enable__WIDTH 1
  2144. #define R_SERIAL3_TR_CTRL__tr_enable__disable 0
  2145. #define R_SERIAL3_TR_CTRL__tr_enable__enable 1
  2146. #define R_SERIAL3_TR_CTRL__auto_cts__BITNR 5
  2147. #define R_SERIAL3_TR_CTRL__auto_cts__WIDTH 1
  2148. #define R_SERIAL3_TR_CTRL__auto_cts__disabled 0
  2149. #define R_SERIAL3_TR_CTRL__auto_cts__active 1
  2150. #define R_SERIAL3_TR_CTRL__stop_bits__BITNR 4
  2151. #define R_SERIAL3_TR_CTRL__stop_bits__WIDTH 1
  2152. #define R_SERIAL3_TR_CTRL__stop_bits__one_bit 0
  2153. #define R_SERIAL3_TR_CTRL__stop_bits__two_bits 1
  2154. #define R_SERIAL3_TR_CTRL__tr_stick_par__BITNR 3
  2155. #define R_SERIAL3_TR_CTRL__tr_stick_par__WIDTH 1
  2156. #define R_SERIAL3_TR_CTRL__tr_stick_par__normal 0
  2157. #define R_SERIAL3_TR_CTRL__tr_stick_par__stick 1
  2158. #define R_SERIAL3_TR_CTRL__tr_par__BITNR 2
  2159. #define R_SERIAL3_TR_CTRL__tr_par__WIDTH 1
  2160. #define R_SERIAL3_TR_CTRL__tr_par__even 0
  2161. #define R_SERIAL3_TR_CTRL__tr_par__odd 1
  2162. #define R_SERIAL3_TR_CTRL__tr_par_en__BITNR 1
  2163. #define R_SERIAL3_TR_CTRL__tr_par_en__WIDTH 1
  2164. #define R_SERIAL3_TR_CTRL__tr_par_en__disable 0
  2165. #define R_SERIAL3_TR_CTRL__tr_par_en__enable 1
  2166. #define R_SERIAL3_TR_CTRL__tr_bitnr__BITNR 0
  2167. #define R_SERIAL3_TR_CTRL__tr_bitnr__WIDTH 1
  2168. #define R_SERIAL3_TR_CTRL__tr_bitnr__tr_8bit 0
  2169. #define R_SERIAL3_TR_CTRL__tr_bitnr__tr_7bit 1
  2171. #define R_SERIAL3_TR_DATA (IO_TYPECAST_BYTE 0xb0000078)
  2172. #define R_SERIAL3_TR_DATA__data_out__BITNR 0
  2173. #define R_SERIAL3_TR_DATA__data_out__WIDTH 8
  2175. #define R_SERIAL3_READ (IO_TYPECAST_RO_UDWORD 0xb0000078)
  2176. #define R_SERIAL3_READ__xoff_detect__BITNR 15
  2177. #define R_SERIAL3_READ__xoff_detect__WIDTH 1
  2178. #define R_SERIAL3_READ__xoff_detect__no_xoff 0
  2179. #define R_SERIAL3_READ__xoff_detect__xoff 1
  2180. #define R_SERIAL3_READ__cts___BITNR 14
  2181. #define R_SERIAL3_READ__cts___WIDTH 1
  2182. #define R_SERIAL3_READ__cts___active 0
  2183. #define R_SERIAL3_READ__cts___inactive 1
  2184. #define R_SERIAL3_READ__tr_ready__BITNR 13
  2185. #define R_SERIAL3_READ__tr_ready__WIDTH 1
  2186. #define R_SERIAL3_READ__tr_ready__full 0
  2187. #define R_SERIAL3_READ__tr_ready__ready 1
  2188. #define R_SERIAL3_READ__rxd__BITNR 12
  2189. #define R_SERIAL3_READ__rxd__WIDTH 1
  2190. #define R_SERIAL3_READ__overrun__BITNR 11
  2191. #define R_SERIAL3_READ__overrun__WIDTH 1
  2192. #define R_SERIAL3_READ__overrun__no 0
  2193. #define R_SERIAL3_READ__overrun__yes 1
  2194. #define R_SERIAL3_READ__par_err__BITNR 10
  2195. #define R_SERIAL3_READ__par_err__WIDTH 1
  2196. #define R_SERIAL3_READ__par_err__no 0
  2197. #define R_SERIAL3_READ__par_err__yes 1
  2198. #define R_SERIAL3_READ__framing_err__BITNR 9
  2199. #define R_SERIAL3_READ__framing_err__WIDTH 1
  2200. #define R_SERIAL3_READ__framing_err__no 0
  2201. #define R_SERIAL3_READ__framing_err__yes 1
  2202. #define R_SERIAL3_READ__data_avail__BITNR 8
  2203. #define R_SERIAL3_READ__data_avail__WIDTH 1
  2204. #define R_SERIAL3_READ__data_avail__no 0
  2205. #define R_SERIAL3_READ__data_avail__yes 1
  2206. #define R_SERIAL3_READ__data_in__BITNR 0
  2207. #define R_SERIAL3_READ__data_in__WIDTH 8
  2209. #define R_SERIAL3_STATUS (IO_TYPECAST_RO_BYTE 0xb0000079)
  2210. #define R_SERIAL3_STATUS__xoff_detect__BITNR 7
  2211. #define R_SERIAL3_STATUS__xoff_detect__WIDTH 1
  2212. #define R_SERIAL3_STATUS__xoff_detect__no_xoff 0
  2213. #define R_SERIAL3_STATUS__xoff_detect__xoff 1
  2214. #define R_SERIAL3_STATUS__cts___BITNR 6
  2215. #define R_SERIAL3_STATUS__cts___WIDTH 1
  2216. #define R_SERIAL3_STATUS__cts___active 0
  2217. #define R_SERIAL3_STATUS__cts___inactive 1
  2218. #define R_SERIAL3_STATUS__tr_ready__BITNR 5
  2219. #define R_SERIAL3_STATUS__tr_ready__WIDTH 1
  2220. #define R_SERIAL3_STATUS__tr_ready__full 0
  2221. #define R_SERIAL3_STATUS__tr_ready__ready 1
  2222. #define R_SERIAL3_STATUS__rxd__BITNR 4
  2223. #define R_SERIAL3_STATUS__rxd__WIDTH 1
  2224. #define R_SERIAL3_STATUS__overrun__BITNR 3
  2225. #define R_SERIAL3_STATUS__overrun__WIDTH 1
  2226. #define R_SERIAL3_STATUS__overrun__no 0
  2227. #define R_SERIAL3_STATUS__overrun__yes 1
  2228. #define R_SERIAL3_STATUS__par_err__BITNR 2
  2229. #define R_SERIAL3_STATUS__par_err__WIDTH 1
  2230. #define R_SERIAL3_STATUS__par_err__no 0
  2231. #define R_SERIAL3_STATUS__par_err__yes 1
  2232. #define R_SERIAL3_STATUS__framing_err__BITNR 1
  2233. #define R_SERIAL3_STATUS__framing_err__WIDTH 1
  2234. #define R_SERIAL3_STATUS__framing_err__no 0
  2235. #define R_SERIAL3_STATUS__framing_err__yes 1
  2236. #define R_SERIAL3_STATUS__data_avail__BITNR 0
  2237. #define R_SERIAL3_STATUS__data_avail__WIDTH 1
  2238. #define R_SERIAL3_STATUS__data_avail__no 0
  2239. #define R_SERIAL3_STATUS__data_avail__yes 1
  2241. #define R_SERIAL3_REC_DATA (IO_TYPECAST_RO_BYTE 0xb0000078)
  2242. #define R_SERIAL3_REC_DATA__data_in__BITNR 0
  2243. #define R_SERIAL3_REC_DATA__data_in__WIDTH 8
  2245. #define R_SERIAL3_XOFF (IO_TYPECAST_UDWORD 0xb000007c)
  2246. #define R_SERIAL3_XOFF__tx_stop__BITNR 9
  2247. #define R_SERIAL3_XOFF__tx_stop__WIDTH 1
  2248. #define R_SERIAL3_XOFF__tx_stop__enable 0
  2249. #define R_SERIAL3_XOFF__tx_stop__stop 1
  2250. #define R_SERIAL3_XOFF__auto_xoff__BITNR 8
  2251. #define R_SERIAL3_XOFF__auto_xoff__WIDTH 1
  2252. #define R_SERIAL3_XOFF__auto_xoff__disable 0
  2253. #define R_SERIAL3_XOFF__auto_xoff__enable 1
  2254. #define R_SERIAL3_XOFF__xoff_char__BITNR 0
  2255. #define R_SERIAL3_XOFF__xoff_char__WIDTH 8
  2257. #define R_ALT_SER_BAUDRATE (IO_TYPECAST_UDWORD 0xb000005c)
  2258. #define R_ALT_SER_BAUDRATE__ser3_tr__BITNR 28
  2259. #define R_ALT_SER_BAUDRATE__ser3_tr__WIDTH 2
  2260. #define R_ALT_SER_BAUDRATE__ser3_tr__normal 0
  2261. #define R_ALT_SER_BAUDRATE__ser3_tr__prescale 1
  2262. #define R_ALT_SER_BAUDRATE__ser3_tr__extern 2
  2263. #define R_ALT_SER_BAUDRATE__ser3_tr__timer 3
  2264. #define R_ALT_SER_BAUDRATE__ser3_rec__BITNR 24
  2265. #define R_ALT_SER_BAUDRATE__ser3_rec__WIDTH 2
  2266. #define R_ALT_SER_BAUDRATE__ser3_rec__normal 0
  2267. #define R_ALT_SER_BAUDRATE__ser3_rec__prescale 1
  2268. #define R_ALT_SER_BAUDRATE__ser3_rec__extern 2
  2269. #define R_ALT_SER_BAUDRATE__ser3_rec__timer 3
  2270. #define R_ALT_SER_BAUDRATE__ser2_tr__BITNR 20
  2271. #define R_ALT_SER_BAUDRATE__ser2_tr__WIDTH 2
  2272. #define R_ALT_SER_BAUDRATE__ser2_tr__normal 0
  2273. #define R_ALT_SER_BAUDRATE__ser2_tr__prescale 1
  2274. #define R_ALT_SER_BAUDRATE__ser2_tr__extern 2
  2275. #define R_ALT_SER_BAUDRATE__ser2_tr__timer 3
  2276. #define R_ALT_SER_BAUDRATE__ser2_rec__BITNR 16
  2277. #define R_ALT_SER_BAUDRATE__ser2_rec__WIDTH 2
  2278. #define R_ALT_SER_BAUDRATE__ser2_rec__normal 0
  2279. #define R_ALT_SER_BAUDRATE__ser2_rec__prescale 1
  2280. #define R_ALT_SER_BAUDRATE__ser2_rec__extern 2
  2281. #define R_ALT_SER_BAUDRATE__ser2_rec__timer 3
  2282. #define R_ALT_SER_BAUDRATE__ser1_tr__BITNR 12
  2283. #define R_ALT_SER_BAUDRATE__ser1_tr__WIDTH 2
  2284. #define R_ALT_SER_BAUDRATE__ser1_tr__normal 0
  2285. #define R_ALT_SER_BAUDRATE__ser1_tr__prescale 1
  2286. #define R_ALT_SER_BAUDRATE__ser1_tr__extern 2
  2287. #define R_ALT_SER_BAUDRATE__ser1_tr__timer 3
  2288. #define R_ALT_SER_BAUDRATE__ser1_rec__BITNR 8
  2289. #define R_ALT_SER_BAUDRATE__ser1_rec__WIDTH 2
  2290. #define R_ALT_SER_BAUDRATE__ser1_rec__normal 0
  2291. #define R_ALT_SER_BAUDRATE__ser1_rec__prescale 1
  2292. #define R_ALT_SER_BAUDRATE__ser1_rec__extern 2
  2293. #define R_ALT_SER_BAUDRATE__ser1_rec__timer 3
  2294. #define R_ALT_SER_BAUDRATE__ser0_tr__BITNR 4
  2295. #define R_ALT_SER_BAUDRATE__ser0_tr__WIDTH 2
  2296. #define R_ALT_SER_BAUDRATE__ser0_tr__normal 0
  2297. #define R_ALT_SER_BAUDRATE__ser0_tr__prescale 1
  2298. #define R_ALT_SER_BAUDRATE__ser0_tr__extern 2
  2299. #define R_ALT_SER_BAUDRATE__ser0_tr__timer 3
  2300. #define R_ALT_SER_BAUDRATE__ser0_rec__BITNR 0
  2301. #define R_ALT_SER_BAUDRATE__ser0_rec__WIDTH 2
  2302. #define R_ALT_SER_BAUDRATE__ser0_rec__normal 0
  2303. #define R_ALT_SER_BAUDRATE__ser0_rec__prescale 1
  2304. #define R_ALT_SER_BAUDRATE__ser0_rec__extern 2
  2305. #define R_ALT_SER_BAUDRATE__ser0_rec__timer 3
  2307. /*
  2308. !* Network interface registers
  2309. !*/
  2311. #define R_NETWORK_SA_0 (IO_TYPECAST_UDWORD 0xb0000080)
  2312. #define R_NETWORK_SA_0__ma0_low__BITNR 0
  2313. #define R_NETWORK_SA_0__ma0_low__WIDTH 32
  2315. #define R_NETWORK_SA_1 (IO_TYPECAST_UDWORD 0xb0000084)
  2316. #define R_NETWORK_SA_1__ma1_low__BITNR 16
  2317. #define R_NETWORK_SA_1__ma1_low__WIDTH 16
  2318. #define R_NETWORK_SA_1__ma0_high__BITNR 0
  2319. #define R_NETWORK_SA_1__ma0_high__WIDTH 16
  2321. #define R_NETWORK_SA_2 (IO_TYPECAST_UDWORD 0xb0000088)
  2322. #define R_NETWORK_SA_2__ma1_high__BITNR 0
  2323. #define R_NETWORK_SA_2__ma1_high__WIDTH 32
  2325. #define R_NETWORK_GA_0 (IO_TYPECAST_UDWORD 0xb000008c)
  2326. #define R_NETWORK_GA_0__ga_low__BITNR 0
  2327. #define R_NETWORK_GA_0__ga_low__WIDTH 32
  2329. #define R_NETWORK_GA_1 (IO_TYPECAST_UDWORD 0xb0000090)
  2330. #define R_NETWORK_GA_1__ga_high__BITNR 0
  2331. #define R_NETWORK_GA_1__ga_high__WIDTH 32
  2333. #define R_NETWORK_REC_CONFIG (IO_TYPECAST_UDWORD 0xb0000094)
  2334. #define R_NETWORK_REC_CONFIG__max_size__BITNR 10
  2335. #define R_NETWORK_REC_CONFIG__max_size__WIDTH 1
  2336. #define R_NETWORK_REC_CONFIG__max_size__size1518 0
  2337. #define R_NETWORK_REC_CONFIG__max_size__size1522 1
  2338. #define R_NETWORK_REC_CONFIG__duplex__BITNR 9
  2339. #define R_NETWORK_REC_CONFIG__duplex__WIDTH 1
  2340. #define R_NETWORK_REC_CONFIG__duplex__full 1
  2341. #define R_NETWORK_REC_CONFIG__duplex__half 0
  2342. #define R_NETWORK_REC_CONFIG__bad_crc__BITNR 8
  2343. #define R_NETWORK_REC_CONFIG__bad_crc__WIDTH 1
  2344. #define R_NETWORK_REC_CONFIG__bad_crc__receive 1
  2345. #define R_NETWORK_REC_CONFIG__bad_crc__discard 0
  2346. #define R_NETWORK_REC_CONFIG__oversize__BITNR 7
  2347. #define R_NETWORK_REC_CONFIG__oversize__WIDTH 1
  2348. #define R_NETWORK_REC_CONFIG__oversize__receive 1
  2349. #define R_NETWORK_REC_CONFIG__oversize__discard 0
  2350. #define R_NETWORK_REC_CONFIG__undersize__BITNR 6
  2351. #define R_NETWORK_REC_CONFIG__undersize__WIDTH 1
  2352. #define R_NETWORK_REC_CONFIG__undersize__receive 1
  2353. #define R_NETWORK_REC_CONFIG__undersize__discard 0
  2354. #define R_NETWORK_REC_CONFIG__all_roots__BITNR 5
  2355. #define R_NETWORK_REC_CONFIG__all_roots__WIDTH 1
  2356. #define R_NETWORK_REC_CONFIG__all_roots__receive 1
  2357. #define R_NETWORK_REC_CONFIG__all_roots__discard 0
  2358. #define R_NETWORK_REC_CONFIG__tr_broadcast__BITNR 4
  2359. #define R_NETWORK_REC_CONFIG__tr_broadcast__WIDTH 1
  2360. #define R_NETWORK_REC_CONFIG__tr_broadcast__receive 1
  2361. #define R_NETWORK_REC_CONFIG__tr_broadcast__discard 0
  2362. #define R_NETWORK_REC_CONFIG__broadcast__BITNR 3
  2363. #define R_NETWORK_REC_CONFIG__broadcast__WIDTH 1
  2364. #define R_NETWORK_REC_CONFIG__broadcast__receive 1
  2365. #define R_NETWORK_REC_CONFIG__broadcast__discard 0
  2366. #define R_NETWORK_REC_CONFIG__individual__BITNR 2
  2367. #define R_NETWORK_REC_CONFIG__individual__WIDTH 1
  2368. #define R_NETWORK_REC_CONFIG__individual__receive 1
  2369. #define R_NETWORK_REC_CONFIG__individual__discard 0
  2370. #define R_NETWORK_REC_CONFIG__ma1__BITNR 1
  2371. #define R_NETWORK_REC_CONFIG__ma1__WIDTH 1
  2372. #define R_NETWORK_REC_CONFIG__ma1__enable 1
  2373. #define R_NETWORK_REC_CONFIG__ma1__disable 0
  2374. #define R_NETWORK_REC_CONFIG__ma0__BITNR 0
  2375. #define R_NETWORK_REC_CONFIG__ma0__WIDTH 1
  2376. #define R_NETWORK_REC_CONFIG__ma0__enable 1
  2377. #define R_NETWORK_REC_CONFIG__ma0__disable 0
  2379. #define R_NETWORK_GEN_CONFIG (IO_TYPECAST_UDWORD 0xb0000098)
  2380. #define R_NETWORK_GEN_CONFIG__loopback__BITNR 5
  2381. #define R_NETWORK_GEN_CONFIG__loopback__WIDTH 1
  2382. #define R_NETWORK_GEN_CONFIG__loopback__on 1
  2383. #define R_NETWORK_GEN_CONFIG__loopback__off 0
  2384. #define R_NETWORK_GEN_CONFIG__frame__BITNR 4
  2385. #define R_NETWORK_GEN_CONFIG__frame__WIDTH 1
  2386. #define R_NETWORK_GEN_CONFIG__frame__tokenr 1
  2387. #define R_NETWORK_GEN_CONFIG__frame__ether 0
  2388. #define R_NETWORK_GEN_CONFIG__vg__BITNR 3
  2389. #define R_NETWORK_GEN_CONFIG__vg__WIDTH 1
  2390. #define R_NETWORK_GEN_CONFIG__vg__on 1
  2391. #define R_NETWORK_GEN_CONFIG__vg__off 0
  2392. #define R_NETWORK_GEN_CONFIG__phy__BITNR 1
  2393. #define R_NETWORK_GEN_CONFIG__phy__WIDTH 2
  2394. #define R_NETWORK_GEN_CONFIG__phy__sni 0
  2395. #define R_NETWORK_GEN_CONFIG__phy__mii_clk 1
  2396. #define R_NETWORK_GEN_CONFIG__phy__mii_err 2
  2397. #define R_NETWORK_GEN_CONFIG__phy__mii_req 3
  2398. #define R_NETWORK_GEN_CONFIG__enable__BITNR 0
  2399. #define R_NETWORK_GEN_CONFIG__enable__WIDTH 1
  2400. #define R_NETWORK_GEN_CONFIG__enable__on 1
  2401. #define R_NETWORK_GEN_CONFIG__enable__off 0
  2403. #define R_NETWORK_TR_CTRL (IO_TYPECAST_UDWORD 0xb000009c)
  2404. #define R_NETWORK_TR_CTRL__clr_error__BITNR 8
  2405. #define R_NETWORK_TR_CTRL__clr_error__WIDTH 1
  2406. #define R_NETWORK_TR_CTRL__clr_error__clr 1
  2407. #define R_NETWORK_TR_CTRL__clr_error__nop 0
  2408. #define R_NETWORK_TR_CTRL__delay__BITNR 5
  2409. #define R_NETWORK_TR_CTRL__delay__WIDTH 1
  2410. #define R_NETWORK_TR_CTRL__delay__d2us 1
  2411. #define R_NETWORK_TR_CTRL__delay__none 0
  2412. #define R_NETWORK_TR_CTRL__cancel__BITNR 4
  2413. #define R_NETWORK_TR_CTRL__cancel__WIDTH 1
  2414. #define R_NETWORK_TR_CTRL__cancel__do 1
  2415. #define R_NETWORK_TR_CTRL__cancel__dont 0
  2416. #define R_NETWORK_TR_CTRL__cd__BITNR 3
  2417. #define R_NETWORK_TR_CTRL__cd__WIDTH 1
  2418. #define R_NETWORK_TR_CTRL__cd__enable 0
  2419. #define R_NETWORK_TR_CTRL__cd__disable 1
  2420. #define R_NETWORK_TR_CTRL__cd__ack_col 0
  2421. #define R_NETWORK_TR_CTRL__cd__ack_crs 1
  2422. #define R_NETWORK_TR_CTRL__retry__BITNR 2
  2423. #define R_NETWORK_TR_CTRL__retry__WIDTH 1
  2424. #define R_NETWORK_TR_CTRL__retry__enable 0
  2425. #define R_NETWORK_TR_CTRL__retry__disable 1
  2426. #define R_NETWORK_TR_CTRL__pad__BITNR 1
  2427. #define R_NETWORK_TR_CTRL__pad__WIDTH 1
  2428. #define R_NETWORK_TR_CTRL__pad__enable 1
  2429. #define R_NETWORK_TR_CTRL__pad__disable 0
  2430. #define R_NETWORK_TR_CTRL__crc__BITNR 0
  2431. #define R_NETWORK_TR_CTRL__crc__WIDTH 1
  2432. #define R_NETWORK_TR_CTRL__crc__enable 0
  2433. #define R_NETWORK_TR_CTRL__crc__disable 1
  2435. #define R_NETWORK_MGM_CTRL (IO_TYPECAST_UDWORD 0xb00000a0)
  2436. #define R_NETWORK_MGM_CTRL__txd_pins__BITNR 4